JPS60205750A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 不発明はデータ処理装置における制御メモリの障害処理
を行なうマイクロプログラム制御装置に関する。

従来技術 データ処理装置において主メモリ、制御メモリ等の一部
に（ロ）復不能な障害が発生した場合、そのままの状態
で処理を続行することは一般的に不可能であり、なんら
かの手段で、メモリの障害箇所がデータ処理に影響を及
ばずことを防げる必要がある。これを解決するためのシ
ステムが米国特許第４，０１０，４５０号公報に提案さ
れている。すなわち。

メモリをアクセスするだめのアドレス路金少なくとも２
つ具備し、ｉｔのアドレス路によるアクセスでメモリに
障害系発生したことが検出された場合目動的に第２のア
ドレス路に切シ換え正常な部分へのアクセスを行うよう
な機能を与えるシステムである○上記システムを具体化
する十断として次の２通りが考えられるが、それぞれに
以下のような欠点を持っている。

（１）第２のアドレス路によシアクセスされるメモリの
部分をあらかじめ冗長に保持する栴収をとった場合には
、メモリ容量の増大を招く。このことは特に小容量高速
の１ｌｊｌｌ　（ｉ１１１メモリにとっては性能低下の
要因となる。

（２）ｉ２のアドレス路によシアクセスされる部分を第
ｌのアドレス路によシアクセスされる部分の一部とした
場合には、障害発生によυ便＃１１不可となった容量分
だけ、アクセスロＪ能なアドレス範囲がせばめられる。

づ＾明の目的 本発明の目的は、制御メモリが王メモリのバッファメモ
リとして働く特徴を利用し、制御メモリヘロードされる
マイクロ帖令のブロックを制御メモリ上の障害のため使
用不用となった領域を避けえるように自動的に配置する
ことによって上記欠点を解決したマイクロプログラム制
御装置ｋ、を提供することにある。

本発明では、障害により使用不可となった制御メモリの
部分に本来ロードされるべきマイクロ命令のブロックは
上記の部分を避は他の正常な部分にロードされる。この
際、この正猟な部分は、本来正常部分にロードされるべ
きマイクロ命令のブロックと障害箇＆ｅ避けるために新
たに配置されたブロックとが混在した状態となっており
、障害を避けるだめに冗長におかれたメモリではないの
で前記（１）の欠点は解消される０また、制御メモリは
主メモリのバッファメモリであるため前記（２）の問題
も生じない− 発明の１１ヰ成 不発明のマイクロプログラム制御＃ｃ直は、複数のマイ
クロ命令全格納する王メモリと一前記マイクロ命令の一
部を保持する制御メモリと、 前記制御メモリをアクナスした際前記制俳メモリ上に目
的とするマイクロ６η令が存在していたならルアｔみ出
しかつ該マイクロ命令を実行し、存在しなければ前記王
メモリよシ必要なマイクロ６ｖ令を含むブロックをロー
ドするマイクロプログラム制御１路とを備えたマイクロ
プログラム制御装置打において、 前記制御メモリのΦｔみ出しデータにおける障害を検出
する第１の手段と。

ｒ３１１記第１の手段によって検出されたｎｒＪ記制御
メモリの障害カ所を宮む部分を切り−１しシ可能とする
第２の手段と、 本来、ｎｔ＋記第２の手段により切シｔ’Ｊｉｌｔされ
た部分にロードされるべきブロック金、前記制御メモリ
の正常部分に割り込ませる形で自動的に割りあてる第３
の手段とを宮むことを１１♀徴とする〇発明の夷〃Ｉ例 仄に不発明について図面を参照して１細に説明する〇 第１図に承される本発明の一実九例が適用されるデータ
処理装置において、実行処理ユニット（以下ＥＰＵ）ｌ
は本データ処理装置上での中心的な処理、すなわち命令
の読み取シ、解読、および実行、を竹うｎＥ）’Ｌｉｔ
に宮まれる制御記憶ユニット（以下ｅｓＬ］）１１は、
制御メモリヲ有し、プリフェッチ制御ユニット（以下Ｐ
Ｉ”［１）１２から供給された命令を１または複数のマ
イクロ諭令列に変換することによシ央竹する。）’Ｆｔ
Ｊ１２は笑竹されるべき命令のアドレスを計算し、メモ
リバッファユニット（以下ＭＨＬＩ）１４からこれを先
取シし、ｅｓｕｔｔに供給する。実行ユニット（以下Ｅ
Ｘ［Ｊ）ｔ　３はＭＢＬ１１４から供給されるオペラン
ドに対し、Ｃ５Ｕｌｌによシ出される指示に従って演算
をほどこすＱＭＨＬ１１４はＳＬ；［１２との間にデー
タバスを有し、主記憶ユニット（以下ＭＭＬＩ　）　ａ
。

入出カプロセッサ（以下ＩＵＰ）４とのデータの授受を
行い、また、ｌ’Ｆ［Ｊ１２に対しては命令を、Ｃ１１
１に対しては、マイクロ命令のブロックをＥＸＵ　１３
に対してはオペランドを供給するためのデータバスを有
する。診断処理コントロー之以下１）ＧＰＵ　）　ｌ　
５は診断制御ユニット（以下１）ＧＬＩ）２１と勤続さ
れ、ＥＰＬｌｔ内のハードウェアの状態の監視および、
状態の設定金？Ｉうことが口ＪＮＱである０ ８Ｃ［Ｊ２はＥＰＵｌ、ＭＭＬＩ３，１ＯＰ４の各ユニ
ット間の勤続ｆｔ？Ｔうものである。８ＣｔＪ２に＠ま
れるＩＪＧＬＪ　２１は、１）ＧＰＵｔ５′ｔ−介して
Ｅ）’Ｕ１の内部のハードウェアの監視及び状態設足′
ｔ−竹う。ＭＭＬＩ　３は大容量の生メモリを有する。

ｌｏｌ’４はそれ自体データの処理機能を有し、各種周
辺機器とのインターフェイスをつかさどる。

第２図は不発明の関連する部分であるにＩｌｌの主要部
分の回路構成をボしている。以下、各部について詳細に
発明する。

データセレクタｌｔｔ＋ｔ（（、：ＡＸ）は、制御記憶
アドレス（以下ＵＳＡ）　ｌ　１（Ｊ２．制御記憶本体
（以下ＣＡＭ）０１１０４．ＵＡＭＩ　１１０５　にデ
ータを供給する１５ｂ＋を幅のセレクタである。セレク
タの人力のうち制御記憶アドレスバッファレジスタ（以
下ＣＡＢ）Ｌ）（図示しない）はＰＦＵより供給された
命令コードから得られるところのマイクロプログラムの
論理アドレスでありｉ１］記品令に対応するマイクロ命
令列の先頭を指ボする。ＣＡＫはマイクロ命令自身によ
って、マイクロプログラムの論理アドレスを変更する際
、Ｃ８九１１１９の内容の一部をと９込むためのもので
ある。ハードウェア発生アドレスレジスタ（以下ＣＨＡ
）（因７Ｆせずンは制御メモリ（Ｃ８）にマイクロ酪令
のブロックをロードする時に制御メモリの書き込みアド
レス會与える０ＵＸＡ（図示ぜずンは、Ｌ’５Ａｌ１０
２の内容を退避するスタックである。これらのデータの
セレクトは、ｅｓａｔｔｔ９の出力及び、その他のハー
ドウェア制御によってイアなわれる。

セレクタ付レジスタ１１（１２（ＵＳＡ）は、マイクロ
プログラムの論理アドレスを保持する。に８Ａの内部は
、第３図（ａ）に示されるフォーマットに形成されてい
る。

１　）　ＨＡ（ｂｌｔＯ−３）　；マイクロプログラム
のブロックアドレスを与える。この値はコンノ（レータ
目、ｉｓ、１１１６によって、Ｕ８ＡＡ（１１１１０゜
ｅｓＡＡｌ　１１１１中のブロックアドレス（ＢＡ）と
比軸され、目的とするマイクロ命令を含むブロックがＣ
８０１１１２，ｅｓｔ　１１１３に存在するか否かの検
出全１ゴう。なおこのｂａｔは後に述べるようにｌｂ＋
を冗長に持たれている０２）　５Ａ（ｂｉｔ４−Ｈす；
マイクロプログラムのセットアドレスの下位７ｂｒｔ’
ｉ与えるＯこのｂａｔによって、目的とするマイクロ命
令の属するセット（後述）を選択する０ ３ン　ＷＡ（ｂｉｔｌｌ　１５）；マイクロプログラム
の１ブロツク（３２Ｗ）円のアドレスを与える。

にｉ９Ａ　１１０２の人力は、（、’ＡＸを選択する場
合と、０８００〜Ｌ：８１３を選択する場合がある。し
８００〜Ｃ８１３は、８通りの選択が可能で、Ｃ８００
〜Ｌ：８０３はＣ８Ｃ１１１１２の　アドレス（以下１
’、ｌＡＪ部、（ＪＩＯ〜（、：８１３はに８１１１１
３のへＡ都をとシ込むＯこの選択はコンパレータ１１１
５，１１１６の出力で何なう。それぞれが４通りの選択
が口」龍なのは、Ｃ８０１１１２、Ｃ８１１１１３ｔ−
読み出す際に連続した４ワードを読み出し、その中の１
ワードを選択することで条件分岐を可能にするためであ
る。このためのセレクト信号はＢｌ（、Ｌ　１１１４よ
シ与えられるＯＬ’８Ａ　１１０２は又、パリティチェ
ックの機能を有している。

レジスタ１１０３はＣ８０１１１２，（、’８１１１１
３の障害によるｇＪ＋）離しく以下これをディグレード
と呼ぶ）状態ヲ承す４ｂｔｔレジスタで各ｂｘｔは以下
の意味をもつ。

１）　ｂ凰ｔ（）；ｌの時、Ｃｆ９０１１１２のセット
０〜１２７がディグレード状態である。

２）ｂｔｔｌ；ｌの時、ｅｓｏ　１１１２のセット１２
８〜２５５がディグレード状態である。

３）ｂｉｔ２；Ｈの時、Ｃｂｘ　ｔｔ１３のセット０〜
１２７がディグレード状態である。

４）　ｂｉｔ３　；　ｌの時、ｅａｔ　１１１３のセッ
ト１２８〜２５５がディグレード状態である。

セレクタ付レジスタ１１０ｌ１０４（ｅＡ及び１１０ｌ
１０５（ＣＡは、マイクロプログラムのセットアドレス
の最上位ｂｉｔを与える（ＵＳＡ　１ｌｔ１２のＳＡ部
とともに８ｂ口のセットアドレスを形成する）ＯｅＡＭ
ｏ　１１０４はｅｓｏ　１１１２．　Ｃ８ＡＡ０１１１
０　。

ｅＡＭｔ　１１０５はｅｓｔ　ｔｔｔ３Ｃ８ＡＡｉ　１
１１１に対するアドレスを供給する。ＣＡＭ（＋　１１
１１４．　ｅＡＭｔｔｔｏｓの値は、ディクレードが全
く行なわれていない場合ＣＡＸ　１１０１のｂｌｔ３の
イ直がセットされるが、ディグレードが行なわれている
場合は、後述するブロックの配置換えを竹うためにセッ
トされる内容が異なる。ディグレード状態と、セットさ
れる内容の関係を以下に示す。

制御１１１ｇ１路ｔｔ（１６０；ｔ、Ｃ”ｈＥＩｌｃセ
ｙ　トサレルｆ−タを生成する。レジスタ１１０７（Ｃ
ＷＥ）は、古き込みパルスを与える２Ｌ）１ｔのレジス
タテア）、ｂｉｔ　ＯはＣ８０１１１２，Ｃ８ＡＡ０１
１１０に対し、ｂｉｔ　ｌは１１１１１３．　ｅｓＡＡ
ｔ　ｔｉｌｌに対し臀き込み指示を与える。後述するよ
うに、冥行しようとしたマイクロプログラムアドレスで
指定されるマイクロ命令が制御メモリ中に存在しないこ
とが検出される（以後この状態ラミスピットと呼ぶ）と
、主メモリ上の当該マイクロ命令を含むブロックが該ブ
ロックを含むセット上の制御メモリ中にロードされる。

もしこの際、ディグレードが竹なわれていなければ、あ
らかじめ決められたアルゴリズムに従ってＣ８Ｏ１１１
２，ｅｓｔ　ｔｔｔａのどちらの制御メモリにロードさ
れるかが決定される。ディグレードが生じていた場合は
、その状態を考捨しなければならないので、ブロックの
ロード時にＵＷＥｌｌ（３７にセットされるデータは、
以下のようになる。

レジスタ１１０８（ＡＡ〜Ｌ））は、に８ＡＡ０１１１
（Ｊ、　（：８ＡＡＩ　ｔｔｉｉにＭＢＵからの岩き込
みデータを供給するための４　ｂｉｔレジスタである０
レジスタ１１０９（ｃ８Ｗ１）　）は、ｅｇｏ　１１１
２．　にａｔ　１１１３にＭＢ（Ｊからの書き込みデー
タを供給するための８０ｂｔｔレジスタである。メモリ
ｔｔｔｏ（ｅｓＡＡｏ）はｅｓｏ　ｔｔ１２に対する管
理情報を、Ｃ８０１１１２の１ブロツクに対しｌワード
ノ一つ保持する（即ち２５６個のエントリを持つ）２５
６ワードＸ８ｂｌｔｔ７）ＰＡＭである。メモリｒｔｔ
ｔｔしδＡＡＩ）は−上記と同様にｅｓｔ　１１１３に
対する管理情報を保持する２５６ワード×８ｂ１ｔのＲ
ＡＭである。該メモリのｌワードのフォーマットは、第
３図（ｂ）にボされる通りであり、 （１）　ＨＡ（ｂｔｔ□−３）；マイクロプログラムの
ブロックアドレスを与える。この値はコンパレータ１１
１５．　１１１６によってに８Ａ　１１（３２ｂｔｔＵ
−３と比戟され、目的とするマイクロ品令金含むブロッ
クがに８０１１１２．　Ｌ：ｂｌ　１１１３に存在する
か否かの検出を竹う。なおこのｂｌｔは彼に述べるよう
にｌ　ｂｉｔ冗長に持たれている。

（２）ｖ（ｂｉ４）；ｌの時、対応するブロックのデー
タが有効であることｔ”表わす。

（３）　ＭＯＤ（ｂｉ　ｔ５−６　）　；マイクロ品令
のモードを指定する。

（４）ｐ（ｂロア）　；ｂｌｔＯ−６に対するパリティ
ピット。

（、’８ＡＡ０１１１０．及びｅａＡＡｔ　ｔｉｉｔに
対する書き込みデータは、６口０−３はに８Ａｌ１０２
ｂｔｔＯ−３よシ、ｂｉｔ４−７はＡＡＷＩ）　１１０
８よシ与えられる。

メモリ１１１２（ＣＭ）およびｔｔｔａ（ｅｓｔ）は主
メモリ上のマイクロプログラムの一５ｔ−ブロック単位
に保持する８にワードＸ８０ｂｉｔ　のＲＡＭであるＯ
１７″四ツクは、マイクロプログラム３２ワードに相当
する。ｌワードのフォーマツ）　ｔ−Ｐ、　３　（０７
図に示す□ （１３１８Ｑ（ｂｉ（１−３）；マイクロプログラム自
身のシーケンスを制御する。

（２）Ｆｅ２（ｂｌ　ｔ４−１２月ｅｓｕｔｔ円のレジ
スタ操作および条件分岐時のパラメータ等を規足する〇 （３）　Ｆ’１Ｍ’（ｂｉｔ１３−２５月６ハードウェ
アユニットへの動作指示を定義する。

（４）　ＨＥＩＪ（ｂｘｔ２６−４３）；　Ｕ８Ｌｌｔ
ｉ円のハードウェアユニットへの動作を定義する。

（５）　ｋ（）Ｕ（ｂｊ　ｔ４４−５７）　；　ワード
系レジスタ（本特許では言及しない）の更新を指示する
。

（６）　５ｙｅ（ｂ鬼ｔ５８−６３）；　ハードウェア
とファームウェアの同期を規定する。

（７）Ｃへｉ’（ｂｌｔ６４−７１）；　マイクロ命令
で使用される８ｂ目の足載を規定する。

（８）　ＮＡ（ｂｓ　ｔ７２−７９）　；本マイクロ防
令にひき続いて実行されるマイクロ命令のアドレス下位
８ｂ１ｔを規定する。

Ｃｏｏ　１１１２およびに８１１１１３からのデータは
、１回のアクセスで４ワード連続して読み出される。

これは、耽み出しデータをセレクタで選択することによ
り、条件分岐を行なわせるためである。制御回路１１１
４　（ｋｌ）ＬＬ）はＵＳＡ　１１（１２の下位２ｂｔ
ｔを、修飾することによりＣ８Ａ　１１０２のセレクト
°信号及びＣＦｍ　１１１９　のセレクト信号を生収し
、条件分岐ｔ−竹なう。コンパレータ１１１５．　１１
１６はＣ３Ａ１１０２中のＨＡ部と、ｅ８ＡＡｏ　１１
１０．Ｃ８ＡＡＩｆｉｌｌ中のＨＡｉ’ｉ比較すること
によシ、目的とするマイクロ命令を含むブロックが存在
するか否かを検出する。コンパレータ１１１５．　１１
１６の論理は以下の通りである。

但し、＊ｌ：コンパレータ１１１５ではｂｉｔｏ−ｔ　
。

１１１６では　５口２−３ ＊　２　：　にｅ：ＩＡ　ｂｉｔｅ−３＝　Ｃ８Ａｋ　
ｂｉｔｏ−３の時ｌ（ ｌ　〜　ｌ　の時Ｏ ゲート１１１７は、制御メモリがミスピッＩｆ起こした
。すなわち、コンパレータ１１１５．　１１１６の出力
がすべて（）であることを検出する。レジスターｔ　ｔ
８　（Ｎｋ”Ｂ　）は、ミスピットが起こったことをＭ
ＨＬＩへ報告し、ブロックのロードを要求するための１
　ｂｔｔレジスタである。セレクタ付レジスタｔｔｔ９
（ｅｓｉりはｅｓｔ＞　１１１２．　ｅ８ｔ　１１１３
の読み出しデータを保持する８０ｂｉｔのレジスタで、
パリティチェック機能を有している。データのフォーマ
ットは第３（ｄ）図に示されており、同各については前
述のｅｓｏ　１１１２．　ｅａｔ　１１１３と同様であ
る。セレクタは、ｅｓｏ　１１１２からの連続した４ワ
ードの読み出しデータと、Ｕｆ９１１１１３からの連続
した４ワードの読み出しデータの計８ワードのデータの
うちｔ′）ｖ選択する。この際のセレクト信号は、コン
パレータ１１１５．　１１１６及びＢｌも１１１１１４
によって与えられ、ｅｓｏ　１１１２．　ｅｓｔ　１１
１３の選択及び、条件分岐を行う。

仄に本発明の％依であるブロックの自動的な配置換えに
ついて説明する。第４図はし８ＡＡ、ＵＳ。

主メモリ間の胸係を表わしたものである０王メモリ上に
は６４にワードのマイクロプログラムが存在している。

マイクロプログラムは複数のブロックに分割されており
、ｌブロックは３２ワードである。Ｃ８０，ｌは、主メ
モリの上の前記マイクロプログラムの−！５をブロック
単位で保持するバックアメモリで、セットアソシアティ
ブ方式を用いている０Ｃ８０，ｌの容量は各々８にワー
ドである０Ｃ８ＡＡＯ，ｌは、Ｃ８０，ｌの各ブロック
に対応したｌワードの制御情報を記憶している０セット
アソシアティブ方式では、メモリを第４図のように複数
のセットに分割する（不実ｂ１！１例では、２５６セツ
ト）。そして、あるセットに属するブロックはそのセッ
ト内でのみ移動が可能である。例えば、セット２に属す
る主メモリ上のブロック２．２５８゜１７９４等は、ｅ
ｓｏ　またはＣａｌのセット２の位置にのみロードする
ことができる。この際同時にＣ８ＡＡＯまたはＵｉ９Ａ
Ａｌに当該ブロックに関する管理情報が書き込まれる。

この管理情報の同各は前述の通りであるが、そのうちＨ
Ａ（ｂ口０−３）は、ブロック識別のためのブロックア
ドレスを示す。

第４図よシ明らかなように０８０またはＣ８１の１つの
セットにロードされる可能性のあるブロックは８棟類で
あり従ってそれらｔ−識別するためには３ｂａｔの情報
で足りるが、それはＢＡの上位３ｂｔｔに相当する。残
りのＢＡの下位１ｂｉｔは、ブロック配置換えのために
準備された冗長なりｉｔで、尚該ブロックが、主メモリ
上でセット０〜１２７に属する時は０．セラ）１２８〜
２５５に属する時はｌとなる。今、データ処理中にＣ８
Ｏのセット１２８〜２５５のいずれかのワードで障害が
検出されたとすると、その情報はＪＪＧ）’（、：１５
を介し、１）ＧＬ１２１に軸管される０ＩＸｊＬ１２１
はデータ処理全中断し、障害の書見を防ぐため１ＪＧＰ
１．；　１ｓｔ−介して１）ＥＧ　１１（１３のｂｔｔ
ｔに１を立てることでし８０のセット１２８〜２５５の
領域をディグレードし、（第４図で斜線で下した領域）
処理を再開する０この状態でセット１３０’ｉアクセス
し、ミスピットが起きると、目的とするブロックｔＣｋ
３０またはＣ８１にロードしなければならない〇本来な
らば第４図の■または■の領域にロード可能であるが、
■は１更用禁止となっているため■の領域にのみロード
可能である０木刀式ではこれをωの領域にもロードｉＪ
餌としようとするものである。これによって、ｌセット
に対しロード可能な領域が拡大し、目的とするマイクロ
命令を含むブロックがＣ８０，ｌ上に存在する可能性が
高まシ、その結果ブロックをロードする。

発明の効果 不発明には、障害の生じた制御メモリの部分を避けるよ
うにマイクロ命令のブロックの付随を自動的に配置する
ことによ月ｌヒ低下を最小限に押さえまた、処理の続行
を可能とするという効果がある。

【図面の簡単な説明】

第１図は不発明が使用されるデータ処理装置の全体を示
す図、第２図は本発明の一夷ね例を下す図、第３図は各
レジスタのフォーマット構＠を示す図、第４図は制御メ
モリの構成を示す図、第５図は制御メモリのディグレー
ドの説明をするための図である０第２図においてｔｔｏ
ｔ・・・セレクタ、１１０２・・・セレクタ付レジスタ
（パリティチェック機能有Ｄ）、１１０３・・・レジス
タ、１１０４・・・セレクタ付レジスタ、１１０５・・
・セレクタ付レジスタ、１１０６・・・論理（ロ）路、
１１１１７・・・レジス久　１１０８・・・レジスタ、
１１０９・・・レジスタ、１１１０・・・メモリ、１１
１１・・・メモリ、１１１２・・・メモリ、１１１３−
°゛メモリ１１１４・・・論１！ｌ！（ロ）路、１１１
５・・・コンパレータ、１１１６・・・コンパレータ、
１１１７・・・ゲート、１１１８・・・レジスタ、１１
１９・・・セレクタ付レジスタ〇Ｄ＆シ〃θθδ ＩＩＥθ＝θθθｌδ　〃／ρθ　θ／ＩＭＢ　／Ｉσ
ρδ心　Ｓ　画 手続補正書（自発） 特許庁長官　殿　パ短 ’（１，傍 １、事件の表示　昭和５９年ｑｇ　許願第６２４ｏ１　
号２、発明の名称　マイクロプログラム制御装置３、補
正をする者 事件との関係　出　願　人 東京都港区芝五１−１−１３３番１号 （４２３）　日本電気株式会社 代表者　関本忠弘 ４、代理人 （連絡先　日本電気株式会社７−胃′を部）５、補正の
対象 明細書の「発明の詳細な説明」の株 ６、補正の内容 （１）　第３負Ｕ４６行目の記載「手助」を「手段」と
訂正します。 （２）第７頁第１８行目−第１９行目の記載「制御記憶
本体（以下ｃＡＭ）ｏｔｘｏ４Ｊを「ブロック配置制御
アドレス（以下ＣＡＭＯ）１１０４Ｊと訂正します。 （３）第１１頁Ｍ４行目の記載１ｃｓｘ　１１］３Ｊを
１ｃｓｘ　１１３．Ｊと訂正します。 （４）第１１頁第６行目の記載「ディクレード」を「デ
ィグレード」と訂正します。 （５）第１２頁第６行目の記載「ミスビット」を「ミス
ヒツト」と訂正しまず。 （６）第１３頁第９行目の記載「ＰＡＭＪをｉｌＬＡＭ
Ｊと訂正します。 （７）第１６頁第１２行目、同頁第１５行目および第１
９頁第１４行目の記載「ミスピット」を「ミスヒツト」
とｕ」゛正し壕ず。 、・−゛

Claims (1)

1. 【特許請求の範囲】 複数のマイクロ防令を格納する主メモリと、前記マイク
   ロ防令の一部を保持する制御メモリと、 前記制御メモリをアクセスした際前記制御メモリ上に目
   的とするマイクロ命令が存在していたなら読み出しかつ
   該マイクロ命令を実行し、存在しなければｎＩＣＩＣセ
   メモリ必要な！イクロ６８令を含むブロックをロードす
   るマイクロプログラム制御回路とを備えたマイクロプロ
   グラム制御＃ｃｔｔにおいて、 ＭｉＪ記制御メモリのＰＩＪＣみ出しデータにおける障
   害を検出する第ｌの手段と。 前記第ｌの手段によって検出された前記制御メモリの障
   害カ所を宮む部分を切り離しｏＪ北とする第２の手段と
   、 本来、前記第２の手段によシ切シ離された部分にロード
   されるべきブロックを、前記制御メモリの正常部分に割
   シ込ませる形で自動的に割シあてる第３の手段とを含む
   ことを特徴とするマイクロプログラム制御装置０