JPH03194633A - 制御記憶の再書き込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は制御記憶を有するデータ処理装置に関し、特に
、制御記憶に対する再書き込みを行なう制御記憶の再書
き込み方式に関する。

〔従来の技術〕

従来から汎用コンピュータ等の制御装置に於いては、系
統的な設計を行なえ、汎用性を持たせることができ、ま
た、経済的にもトランジスタ等による結線論理回路（Ｗ
ｉｒｅｄ　　Ｌｏｇｉｃ）方式に比べて有利であること
等から記憶論理（Ｓｔｏｒｅｄ　　Ｌｏｇｉｃ）方式に
よるマイクロブロダラム方式が用いられている。

ところで、制御記憶を構成する場合、以前は非破壊型の
読み出し専用メモリ　（ＲＯＭ；ＲｅａｄＯｎｌｙ　　
Ｍｅｍｏｒｙ）にマイクロプログラムを格納していたが
、現在では読み書き自由なメモリ　（ＲＡＭ；Ｒａｎｄ
ｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）がこれに代わ
っている。

ところが、ＲＡＭは電源を切ると、内容が失われるので
、実際に使用するときはシステム立ち上げ時にその内容
をロードする必要がある。そして、システムを制御する
のに必要な量を始めにロードしておけばＲＡＭの故障、
或いは宇宙からの放射線による内容の破壊さえ起きなけ
れば、内容はそのまま保たれると考えられていた。しか
し、近年、自然放電により内容が失われることが判り、
その対策が必要となった。もし、何ら対策を講しないと
すると、ＲＡＭの自然放電による内容の消滅が起こった
場合、訂正可能な誤りである場合、或いは誤り訂正回路
を持っている場合は問題にならないが、そうでない場合
は記憶制御の誤りのためにシステムの誤動作が生じ、大
きな問題となる。コンピュータの長時間運転が普通にな
った現在では自然放電によるＲＡＭの内容消滅は多いに
あり得ることである。

そこで、上述したような問題を解決するため、従来は次
のような方式が採られている。即ち、マイクロプログラ
ムの内の一部を制御記憶中に格納し、その他の部分を主
記憶装置に格納しておき、必要に応じて主記憶装置に格
納されているマイクロプログラムを制御記憶にロードす
るキャッシュ方式が採られている。

〔発明が解決しようとする課題〕

従来は、ＲＡＭの自然放電による制御記憶の内容消滅を
キャッシュ方式を採ることにより防止しているが、キャ
ンシュ・ミスヒントが発生する毎に実行待ちになるとい
う問題があった。

本発明の目的は実行待ちを生じさせることなく、自然放
電による制御記憶の内容消滅を防止することにある。

〔課題を解決するための手段） 本発明は上記目的を達成するため、第１図に示すように
、 読み書き可能な記憶手段で構成される制御記憶１を有す
るデータ処理装置に於いて、 ファームウェアがアイドル状態であるか否かを判定する
判定手段２と、 該判定手段２で前記ファームウェアがアイドル状態であ
ると判定されることにより、前記制御記憶１のアドレス
を順次発生するアドレス発生手段３と、 前記アドレス発生手段３がアドレスを発生する毎に、前
記制御記憶１から前記アドレス発生手段３が発生したア
ドレスの内容を読み出し、読み出したアドレスに再書き
込みする再書き込み手段４とを設けたものである。

また本発明は、前記アドレス発生手段３を、アドレスの
格納されたレジスタと、該レジスタに格納されたアドレ
スを再書き込みが行なわれる毎にカウントアンプするカ
ウントアンプ回路とがら、或いはアドレスの格納された
レジスタと、該レジスタに格納されたアドレスを再書き
込みが行なわれる毎にカウントダウンするカウントダウ
ン回路とから構成する。

（作　用〕 判定手段２はファームウェアがアイドル状態であるか否
かを判定し、アドレス発生手段３は判定手段２がファー
ムウェアがアイドル状態であると判定することにより、
制御記憶ｌ中のアドレスを順次発生する。再書き込み手
段４はアドレス発生手段３がアドレスを発生する毎に、
制御記憶ｌからアドレス発生手段３が発生したアドレス
の内容を読み出し、読み出したアドレスに再書き込みす
る。

〔実施例〕

次に本発明の実施例について図面を参照して詳細に説明
する。

第２図は本発明の実施例のブロック図であり、データ処
理装置２１はマイクロ命令が格納された制御記憶２２と
、再書き込み用のレジスタ２３と、マイクロ命令実行用
のレジスタ２５と、レジスタ２５に格納されたマイクロ
命令の順序制御指定部とフリップフロップやステータス
レジスタ等からの状態入力変数とから次に実行するマイ
クロ命令のアドレスを発生するアドレス供給回路２６と
、ファームウェアがアイドル状態であるか否かを判定し
てアイドル状態であると判定することによりアイドル信
号を出力するアイドル状態判定回路２７と、ファームウ
ェアがアイドル状態の時、所定のタイミングで書き込み
信号を発生する書き込み信号発生回路２８と、再書き込
みを行なうアドレスを保持するレジスタ２９と、レジス
タ２９に保持されているアドレスをカウントアツプする
カウントアンプ回路３０と、アイドル状態判定回路２７
から出力されるアイドル信号と書き込み信号発生回路２
８から出力される書き込み信号との論理積をとるアンド
ゲート３１と、アイドル状態判定回路２７がアイドル信
号を出力している間はレジスタ２９を選択し、アイドル
信号を出力していない間はアドレス供給回路２６を選択
する選択回路３２と、アイドル状態判定回路２７がアイ
ドル信号を出力している間はオフ状態になるゲート回路
２４とから構成されている。

次に本実施例の動作を説明する。

ファームウェアがアクティブ状態の時、アイドル状態判
定回路２７はアイドル信号を出力していないので、選択
回路３２はアドレス供給回路２６を選択する状態になっ
ており、また、ゲート回路２４はオン状態になっている
。従って、ファームウェアがアクティブ状態の時はアド
レス供給回路２６がレジスタ２５に格納されているマイ
クロ命令の順序制御指定部と状態入力変数とに基づいて
生成したアドレスが選択回路３２を介して制御記憶２２
に逐次加えられ、制御記憶２２からレジスフ２５ヘゲー
ト回路２４を介して上記アドレスに格納されているマイ
クロ命令が読み出されることになる。レジスタ２５に読
み出されたマイクロ命令はそのまま、或いはデコードが
行なわれて制御信号となり、装置各部へ供給される。そ
して、上記制御信号により、命令のフエ、チ、命令のデ
コード、オペランドアドレスの変換、オペランドフェッ
チ、演算実行２結果格納の処理過程が実現される。

ところで、ファームウェアによる処理は何らかの要因に
より実行を待たされることがある。例えば、演算データ
をメモリからロードするときなどは他の処理に比べて実
行速度が遅いため、その間は成るアドレスで静止したま
ま一時的に無効となる。この状態はファームウェアのア
イドル状態と呼ばれる。このファームウェアのアイドル
状態に於いては、制御記憶は使用されていないのに等し
く、ファームウェアのアイドル状態に於いて自然放電に
よる制御記憶の内容消滅を防ぐために、制御記憶２２の
内容を再書き込みしようというのが、本発明の主旨であ
る。

以下にファームウェアがアイドル状態の時の動作を説明
する。

ファームウェアがアイドル状態になると、アイドル状態
判定回路２７はアイドル信号を出力する。

尚、ファームウェアがアイドル状態になったことは、レ
ジスタ２５に格納されているマイクロ命令がアイドル状
態を指示するものになったか否かに基づいて判定するこ
とができ、また、アイドル状態からアクティブ状態に変
化したことは、例えば、演算データのメモリからのロー
ドが終了したことを示す割込み信号等の割込み信号に基
づいて判定することができる。

アイドル状態判定回路２７からアイドル信号が出力され
ることにより、選択回路３２はレジスタ２９を選択する
状態となり、ゲート回路２４はオフ状態となり、書き込
み信号発生回路２８は所定のタイミングで書き込み信号
を出力する状態となる。選択回路３２がレジスタ２９を
選択する状態になると、レジスタ２９に格納されている
アドレスが制御記憶２２に与えられ、制御記憶２２の上
記アドレスに格納されている内容がレジスタ２３に読み
出される。この時、ゲート回路２４はオフ状態になって
いるので、レジスタ２５の内容はアイドル信号が出力さ
れた時の状態に保持される。

尚、レジスタ２９は立ち上げ時にクリアされているもの
である。

その後、書き込み信号発生回路２８から書き込み信号が
出力されると、レジスタ２３に格納されている内容（マ
イクロ命令）が再び制御記憶２２の同じアドレスに再書
き込みされる。また、書き込み信号が出力されることに
より、アンドゲート３１からレジスタ２９にセント信号
が加えられ、カウントアンプ回路３０によりカウントア
ンプされたアドレスがレジスタ２９にセットされる。

以上の動作がファームウェアがアイドル状態の時、繰返
し行なわれ、制御記憶２２の各アドレスの内容が順次再
書き込みされる。このように、ファームウェアがアイド
ル状態の時、制御記憶２２の各アドレスの内容を順次読
み出し同一アドレスに再書き込みするようにしているの
で、自然放電による内容消滅を防ぐことができる。

また、ファームウェアがアイ１′ル状態からアクティブ
状態になると、アイドル状態判定回路２７からはアイド
ル信号が出力されなくなり、選択回路３２はアドレス供
給回路２６を選択する状態となり、ゲート回路２４はオ
ン状態となるので、制御記憶２２には実行すべきマイク
ロ命令のアドレスがアドレス供給手段２６から与えられ
、上記アドレスの内容が制御記憶２２からレジスタ２５
に読み出され、通常の機械語命令処理がなされる。

尚、上述した実施例に於いては、カウントアツプ回路３
０を用いてレジスタ２９の内容を変更するようにしたが
、カウントダウン回路を使用することもできる。また、
カウントアンプ回路３０力ウントダウン回路の代わりに
別の回路を用いれば、アドレス指定が変わることはいう
までもないが、制御記憶２２の全部のアドレスを均一に
再書き込みすることを考えれば、カウントアンプ回路或
いはカウントダウン回路により再書き込みを行なうアド
レスを指定するのが最善であると考えられる。

〔発明の効果〕

以上説明したように、本発明は、ファームウェアがアイ
ドル状態の時、制御記憶のアドレスを順次出力するレジ
スタ２９．カウントアンプ回路３０等から構成されるア
ドレス発生手段を設けると共に、アドレス発生手段がア
ドレスを出力する毎にそのアドレスの内容を制御記憶か
ら読み出し、読み出したアドレスに再書き込みするレジ
スタ２３、書き込み信号発生回路２８等から構成される
再書き込み手段を設け、ファームウェアがアイドル状態
の時に制御記憶の各アドレスの内容を順次再書き込みす
るようにしたものであるので、実行待ちを発生させるこ
となく、自然放電による制御記憶の内容消滅を原因とす
るシステムの誤動作等の悪影響を取り除くことができる
効果がある。

【図面の簡単な説明】

第１図は本発明の構成図及び、 第２図は本発明の実施例のブロック図である。 図に於いて、１，２２・・・制御記憶、２・・・判定手
段、３・・・アドレス発生手段、４・・・再書き込み手
段、２１・・・データ処理装置、２３．２５・・・レジ
スタ、２４・・・ゲート回路、２６・・・アドレス供給
回路、２７・・・アイドル状態判定回路、２８・・・書
き込み信号発生回路、２９・・・レジスタ、３０・・・
カウントアンプ回路、３１・・・アンドゲート。 男１図

Claims (3)

【特許請求の範囲】
1. （１）読み書き可能な記憶手段で構成される制御記憶を
   有するデータ処理装置に於いて、 ファームウェアがアイドル状態であるか否かを判定する
   判定手段と、 該判定手段で前記ファームウェアがアイドル状態である
   と判定されることにより、前記制御記憶のアドレスを順
   次発生するアドレス発生手段と、前記アドレス発生手段
   がアドレスを発生する毎に、前記制御記憶から前記アド
   レス発生手段が発生したアドレスの内容を読み出し、読
   み出したアドレスに再書き込みする再書き込み手段とを
   含むことを特徴とする制御記憶の再書き込み方式。
2. （２）前記アドレス発生手段は、 アドレスの格納されたレジスタと、 該レジスタに格納されたアドレスを再書き込みが行なわ
   れる毎にカウントアップするカウントアップ回路とから
   構成されたことを特徴とする請求項１記載の制御記憶の
   再書き込み方式。
3. （３）前記アドレス発生手段は、 アドレスの格納されたレジスタと、 該レジスタに格納されたアドレスを再書き込みが行なわ
   れる毎にカウントダウンするカウントダウン回路とから
   構成されたことを特徴とする請求項１記載の制御記憶の
   再書き込み方式。