JPH06214872A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 受信データの書き込みのためのメモリアク
セス、及びそのデータの出力を行うためのメモリアクセ
スがＣＰＵに依存せずに高速に行え、且つ、その転送中
にもＣＰＵが外部デバイスへアクセスすることを可能に
するメモリ制御装置を提供する。 【構成】 ＳＣＳＩコントローラ２或いはシルアル転
送部３がＤＲＡＭ６に対して書き込み或いは読み出しを
行っているときで、ＣＰＵ１がＤＲＡＭ６に対してアク
セスするとき、ＲＥＡＤＹ制御部７はＣＰＵ１に“Ｌ”
レベルのＲＥＡＤＹ信号を出力し、ウェイト状態にす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ制御装置、詳しく
は第１の外部デバイスを介して受信したデータをメモリ
に格納し、その格納されたデータを第２の外部デバイス
に転送するためのメモリへのアクセスを制御するメモリ
制御装置に関するものである。

【０００２】

【従来の技術】従来、異なるインターフェースを持つホ
ストコンピュータと周辺装置間のデータのやり取りを一
時バッファメモリを介して行なうインターフェース制御
装置は内部のバッファメモリのアクセスを、 １）制御用マイクロコンピュータが持つＤＭＡコントロ
ール機能を用いるか、 ２）ＤＭＡコントロール専用ＬＳＩ（もしくはゲートア
レイ）で行ない、 データはホストコンピュータとの切り口（Ｉ／Ｏ）から
ＤＲＡＭにＤＭＡ転送で書き込まれ、周辺装置との切り
口（Ｉ／Ｏ）へＤＲＡＭからＤＭＡ転送で読みだされ
る。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例では、 Ａ）マイクロコンピュータが持つＤＭＡコントロール機
能では、バスタイミングがマイクロコンピュータに依存
する為、ＤＲＡＭをアクセスする場合、必ずアドレスウ
エイトが挿入され高速な転送が出来ない。

【０００４】Ｂ）ＤＭＡ転送中はアドレス及びデータバ
スの使用権がマイクロコンピュータ（の命令フェッチ、
実行）からＤＭＡコントローラ部に移るのでアドレスバ
ス上に接続された外部デバイスのアクセスが不可能とな
る。

【０００５】と言った欠点があった。

【０００６】

【課題を解決するための手段】本発明は、受信データの
書き込みのためのメモリアクセス、及びそのデータの出
力を行うためのメモリアクセスがＣＰＵに依存せずに高
速に行え、且つ、その転送中にもＣＰＵが外部デバイス
へアクセスすることを可能にするメモリ制御装置を提供
しようとするものである。

【０００７】この課題を解決するため、本発明のメモリ
制御装置は以下に示す構成を備える。すなわち、第１の
インターフェースから受信したデータをメモリに書き込
み、当該メモリに書き込まれたデータを第２のインター
フェースを介して出力するメモリ制御装置であって、装
置全体の制御を行う制御手段と、所定周波数のクロック
信号に基づいて異なる周波数のクロック信号を複数個発
生するクロック信号発生手段と、該クロック信号発生手
段から発生した信号に基づいて、前記第１、第２ののイ
ンターフェース、及び前記制御手段のいずれか一つを前
記メモリと接続するための切り替え手段と、前記第１の
インターフェース、或いは第２のインターフェースを介
して前記メモリをアクセスしている場合であって、前記
制御手段が前記が当該メモリに対してアクセスする場
合、前記制御手段にウェイト信号を発生する手段とを備
える。

【０００８】

【作用】かかる構成において、第１のインターフェース
或いは第２のインターフェースを介してメモリにアクセ
スがなされているときで、且つ、制御手段が当該メモリ
にアクセスしようとしている場合、制御手段にウェイト
信号を発生する。

【０００９】

【実施例】以下、添付図面に従って本発明にかかる実施
例を詳細に説明する。

【００１０】図１は実施例におけるホストコンピュータ
とプリンタとの間に介在するプリンタバッファ装置のブ
ロック構成図である。

【００１１】図示において、１はかかるインターフェー
ス回路の制御を行なう１６ビットのマイクロコンピュー
タ（以下ＣＰＵと略す）である。このＣＰＵ１は主記憶
領域（１６ＭＢ空間）に接続したメモリのアクセス機
能、Ｉ／Ｏ空間に接続した外部デバイスのアクセス機
能、ＤＲＡＭを用いたメモリ空間をアクセスする際に／
ＲＡＳ信号を自動的に発生する機能、外部からＲＥＡＤ
Ｙ信号によりデータバスサイクルにウエイトサイクルを
挿入するといった機能を持ち、例えば日本電気（株）製
のＶ５５ＰＩ等である。

【００１２】２はホストコンピュータとのインターフェ
ースであるＳＣＳＩバスのシーケンスコントロール機能
を内蔵したＳＣＳＩインターフェースコントローラであ
る。データを入力した際、及び出力を完了した際にＣＰ
Ｕに割り込みで知らせる機能、データをＣＰＵバスを介
してＤＭＡ転送を行なう為の制御信号を発生する機能を
持ち、例えば日本電気（株）のμＰＤ７２６１１等であ
る。

【００１３】３はパラレルデータをシリアル変換してプ
リンタに出力する回路で、ＣＬＫ信号同期（２０ＭHz）
で１６ビットデータを１ビットずつシフトしながら出力
し、／Ｌｏａｄ信号でデータバス上のデータをシフトレ
ジスタにラッチする回路で構成されている。

【００１４】４はＣＰＵ１のプログラムのワークエリア
等に使用されるメモリ（ＳＲＡＭ）であり、５はＣＰＵ
１のプログラムを格納しているメモリ（ＲＯＭ）であ
る。

【００１５】６はＳＣＳＩインターフェースを介して転
送されたデータを蓄える為の記録装置で１６ＭＢのＤＲ
ＡＭ（複数ページ分のイメージが格納可能）で構成され
ている。

【００１６】７はＲＥＡＤＹ制御部であって、ＣＰＵか
らのＤＲＡＭアクセス信号（ＲＡＳ）とアドレスバス、
それにクロック回路８から来る１．２５ＭHzのクロック
に基づき以下の条件でＣＰＵをウエイトするタイミング
信号（ＲＥＡＤＹ）を生成する。

【００１７】１） １．２５ＭHzのクロック信号レベル
が“Ｌ”の時にＣＰＵがアドレスバス上にＤＲＡＭ空間
のアドレスとＲＡＳ信号を出力（ＤＲＡＭのリード及び
ライト動作）した場合、ＲＥＡＤＹ信号を“Ｌ”（ウェ
イト状態）にする。

【００１８】２） １．２５ＭHzが“Ｌ”の時にＣＰＵ
がＤＲＡＭのリフレッシュの為にアドレスバス上にＤＲ
ＡＭのローアドレスと／ＲＡＳ信号を出力を出力（ＤＲ
ＡＭのリフレッシュ動作で本ＣＰＵはリフレッシュタイ
ミングをカウンタに設定すると自動的にリフレッシュサ
イクルを挿入し、／ＲＡＳ信号を出力すると共にアドレ
スバスにロウ・アドレスを出力し、／ＲＡＳオンリー・
リフレッシュを行なう）した場合ＲＥＡＤＹ信号は
“Ｌ”となる。

【００１９】３） １）及び２）の条件でＲＥＡＤＹ信
号は“Ｌ”となり、１．２５ＭHzが“Ｈ”となった次の
ＣＬＫＯＵＴ信号（ＣＰＵのサイクルクロック信号）の
立ち上がりに同期してＲＥＡＤＹ信号は“Ｈ”となる。

【００２０】クロック回路８は４０ＭHzの発振器を基本
として２０ＭHz，１０ＭHz，５ＭHz，２．５ＭHz，１．
２５ＭHzを分周して作り、この信号を基に、 Ａ） ２．５ＭHz，１．２５ＭHzが共に“Ｌ”である最
初の２００ｎ秒の区間は、ＳＣＳＩコントローラからＤ
ＲＡＭへのデータ書き込みタイミングで、その時ＳＣＳ
Ｉコントローラのデータ転送を要求する信号ＤＭＡ１が
“Ｈ”であった場合、／ＲＡＳ信号，／ＣＡＳ信号，／
ＷＥ信号を発生する。（図５の１）及び６）の書き込み
タイミングの各信号を参照）。

【００２１】Ｂ） ２．５ＭHzが“Ｈ”、１．２５ＭHz
が“Ｌ”である次の２００ｎ秒の区間は、ＤＲＡＭから
シリアルデータ転送回路のシフトレジスタへのデータ書
き込みタイミングで、その時シリアルデータ転送回路の
データを要求する信号ＤＭＡ２が“Ｈ”であった場合、
／ＲＡＳ信号，／ＣＡＳ信号，／ＯＥ信号を発生する
（図５の２）及び４）の読み込みタイミングの各信号を
参照）。

【００２２】Ｃ） １．２５ＭHzが“Ｈ”である次の４
００ｎ秒の区間は、ＣＰＵからのＤＲＡＭアクセスタイ
ミングでＲＥＡＤＹ制御回路により遅延された／ＲＡＳ
信号，／ＣＡＳ信号，／ＯＥ信号，／ＷＥ信号を発生す
る（図５の３），５）及び４）の読み込みタイミングの
各信号を参照）。

【００２３】９はデータバスセレクタであって、２．５
ＭHz，１．２５ＭHz信号によりＤＲＡＭ６に対するデー
タバスの接続を制御する。具体的には以下の通り。

【００２４】Ａ） １．２５ＭHz信号が“Ｈ”の時、Ｃ
ＰＵのデータバスはＳＣＳＩコントローラとＤＲＡＭの
データバスに接続される（図２参照）。

【００２５】Ｂ） ２．５ＭHz信号と１．２５ＭHz信号
が共に“Ｌ”の時、データバスはＳＣＳＩコントローラ
とＤＲＡＭのデータバス間で接続され、ＣＰＵのデータ
バスとは切り離される（図３参照）。

【００２６】Ｃ） ２．５ＭHz信号が“Ｈ”、１．２５
ＭHz信号が“Ｌ”の時、データバスはＤＲＡＭのデータ
バスとシリアル転送回路のデータバス間で接続され、Ｃ
ＰＵのデータバスとは切り離される（図４参照）。

【００２７】１０はアドレスバスセレクタであって、上
記データバスセレクタ回路と同様に、且つ、データバス
セレクタ回路と同記してＤＲＡＭ６へのアドレスバスを
切り替える。

【００２８】１１はＳＣＳＩからのデータをＤＲＡＭに
書き込む度にアドレス値を１づつ増やす書き込みアドレ
ス用カウンタである。また、１２はＤＲＡＭからのデー
タを読み出し、シリアル転送回路に送る度に１づつ増え
る読み出しアドレス用カウンタである。

【００２９】１３はＳＣＳＩコントローラからのデータ
転送量やシリアル転送回路へのデータ転送量をＣＰＵが
制御する為のレジスタである。

【００３０】図５は図１の各部の信号波形を示したタイ
ミングチャートである。

【００３１】上記構成において、ホストコンピュータか
らの制御コマンドをＳＣＳＩコントローラ２がデータを
受け取ると、ＣＰＵ１に割り込みがかかり、ＣＰＵ１は
その割り込み処理の中で、この受信した制御コマンドを
解析する。この制御コマンドとしては、これから送ろう
とするイメージのサイズ情報（縦横方向のドット数）や
印刷部数等、印刷処理を制御するためのコマンドであ
る。ＣＰＵ１は、制御コマンドを受け、その内容を確認
すると、ＤＲＡＭ６の空きエリアの先頭アドレスを書き
込みアドレスカウンタ１１にセットする。これ以降、実
際の画像データの転送は、上記処理に基づくタイミング
で行われる異になる。尚、ＤＲＡＭ６には、それ以前に
ホストコンピュータから送られてきた未印刷画像が格納
されていることもある。

【００３２】さて、ＣＰＵ１は、ＤＲＡＭ６に格納され
ている画像データのプリンタへの転送処理も制御する。
具体的には、プリンタに画像データを転送する場合に
は、ＤＲＡＭ６中の転送しようとする画像データの先頭
位置を読み出しアドレスカウンタ１２をセットし、シリ
アル転送を開始させる。

【００３３】尚、１つの画像データに対する出力部数が
Ｎ個と指定されている場合には、１つの画像のプリンタ
への転送が完了すると、再びその読み出しアドレスをそ
の画像の先頭位置でセットし、転送を開始することにな
る。以下、これを制御コマンドで指定された部数分繰り
返し、それが完了すると、次に受信した画像の転送にか
かる。

【００３４】以上の構成によれば、ＳＣＳＩバスを介し
て受信したデータのＤＲＡＭ６へ書き込み、及びシリア
ルデータ転送部３によるデータ転送は、ＣＰＵ１に依存
するものではなく、且つ、その転送処理中にＣＰＵ１は
例えば不図示の外部デバイスをアクセスすることが可能
になる。

【００３５】＜他の実施例の説明＞上記第１の実施例の
場合、データバスセレクタ及びアドレスバスセレクタは
常に８００ｎ秒周期で切り替わり、ＣＰＵがＤＲＡＭを
アクセスしようとすると８００ｎ秒の内の４００ｎ秒の
タイミングでしか行なえない。しかしながらＳＣＳＩバ
スからデータが来ていないときや、プリンタにデータを
出力していない時にはデータバスをＣＰＵに開放すれば
ウエイト無しにアクセスできる。

【００３６】そこで、第２の実施例ではその構成を図６
に示すようにした。図１との違いは、ＲＥＡＤＹ制御部
７を図示の４０７の如く、ＤＲＡＭアクセス制御回路に
変更し、ＤＭＡ１信号，ＤＭＡ２信号の入力とＣＰＵか
らの信号とでＲＥＡＤＹ信号の生成とデータバス，アド
レスバス，セレクタの制御信号を生成する。その条件と
しては、次の通りである。

【００３７】１） ＤＭＡ１信号又はＤＭＡ２信号がデ
ータ転送を要求しているタイミング（信号が“Ｈ”の状
態）の時にＣＰＵがアドレスバス上にＤＲＡＭ空間のア
ドレスとＲＡＳ信号を出力（ＤＲＡＭのリード及びライ
ト動作）した場合、ＲＥＡＤＹ信号を“Ｌ”にする。そ
して、ＤＭＡ１信号が“Ｈ”のときはバスセレクタはＳ
ＣＳＩコントローラとＤＲＡＭのデータバス間で接続さ
れ、ＣＰＵのデータバスとは切り離される（図３参
照）。そして、ＤＭＡ２信号のみが“Ｈ”のときはバス
セレクタはＤＲＡＭのデータバスとシリアル転送回路の
データバス間で接続され、ＣＰＵのデータバスとは切り
離される（図４参照）。

【００３８】２） ＤＭＡ１又はＤＭＡ２がデータ転送
を要求しているタイミング（信号が“Ｈ”の状態）の時
にＣＰＵがアドレスバス上にＤＲＡＭ空間外のアドレス
とＲＡＳ信号を出力（ＤＲＡＭのリフレッシュ動作で本
ＣＰＵはリフレッシュタイミングをカウンタに設定する
と自動的にリフレッシュサイクルを挿入する）した場
合、ＲＥＡＤＹ信号を“Ｌ”にする。但し、バスセレク
タの接続は１）と同じとなる。

【００３９】３） １）及び２）の条件でＲＥＡＤＹ信
号は“Ｌ”となり、その後ＤＭＡ１及びＤＭＡ２が
“Ｌ”となったつぎのＣＬＫＯＵＴ信号（ＣＰＵのサイ
クルクロック信号）の立ち上がりの同期してＲＥＡＤＹ
信号は“Ｈ”となる。

【００４０】４）ＤＭＡ１又はＤＭＡ２がデータ転送を
要求しないタイミング（信号が“Ｌ”の状態）の時にＣ
ＰＵがアドレスバス上にＤＲＡＭ空間のアドレスと／Ｒ
ＡＳ信号を出力した場合、そのままＣＰＵは動作を続け
ＣＰＵのデータバスはＳＣＳＩコントローラとＤＲＡＭ
のデータバスに接続される（図２参照）。

【００４１】図７は図６の各部のタイミングチャートで
特に６）のリフレッシュタイミングでのＲＥＡＤＹ信号
が“Ｈ”のままで４００ｎ秒も待つ必要がなくなる。

【００４２】以上説明したように本実施例によれば、Ｓ
ＣＳＩコントローラからＤＲＡＭへデータを書き込むタ
イミング信号とＤＲＡＭからシリアルデータ転送回路へ
データを書き込むタイミング信号、それに前記２つのタ
イミングとぶつかってＣＰＵがＤＲＡＭをアクセスしよ
うとした場合にＣＰＵのデータバスサイクルにウエイト
を挿入する信号を発生する手段により、 １）８００ｎ秒の間にデータをインターフェースからＤ
ＲＡＭに、ＤＲＡＭからインターフェースに（ＤＲＡＭ
はバッファメモリとなるので前記データは異なることが
可能となる）転送するだけでなく、任意のアドレスに蓄
えられたデータをＣＰＵがアクセス可能である。

【００４３】２）第２の実施例によりＣＰＵはインター
フェース間でデータの転送を行なっていないタイミング
ではＤＲＡＭのアクセスはタイミングの制限無く可能と
なる。

【００４４】尚、実施例では、ホストコンピュータとプ
リンタとの間に介在する装置を例にして説明したが、こ
れに限定されるものではない。すなわち、データの取り
込みとデータの送出を行う装置であれば適応できるから
である。

【００４５】また、実施例ではＣＰＵ等をはじめ、既存
のチップを活用して説明したが、かかる機能は複数のチ
ップで構成できるものであり、実施例で挙げたチップに
よって限定されるものでもない。

【００４６】更にまた、実施例ではデータの取り込みに
ＳＣＳＩインターフェース、出力をシリアルインターフ
ェースを例にしたが、これによっても本発明が限定され
るものではなく、如何なる形式のインターフェースであ
っても構わない。

【００４７】

【発明の効果】以上説明したように本発明によれば、受
信データの書き込みのためのメモリアクセス、及びその
データの出力を行うためのメモリアクセスがＣＰＵに依
存せずに高速に行え、且つ、その転送中にもＣＰＵが外
部デバイスへアクセスすることが可能になる。

【００４８】

【図面の簡単な説明】

【図１】第１の実施例におけるプリンタバッファ装置の
ブロック構成図である。

【図２】データ書き込み／ＣＰＵのアクセス時における
データバスセレクタの接続状態を示す図である。

【図３】データ書き込み時におけるデータバスセレクタ
の接続状態を示す図である。

【図４】データ読み取り時におけるデータバスセレクタ
の接続状態を示す図である。

【図５】図１の各部のタイミングチャートである。

【図６】第２の実施例におけるプリンタバッファ装置の
ブロック構成図である。

【図７】第２の実施例における各部のタイミングチャー
トである。

【符号の説明】

１ ＣＰＵ ２ ＳＣＳＩコントローラ ３ シリアルデータ転送部 ４ ＳＲＡＭ ５ ＲＯＭ ６ ＤＲＡＭ ７ ＲＥＡＤＹ制御部 ８ クロック回路 ９ データバスセレクタ １０ アドレスバスセレクタ １１ 書き込みアドレスカウンタ １２ 読み出しアドレスカウンタ １３ 制御レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１のインターフェースから受信したデ
   ータをメモリに書き込み、当該メモリに書き込まれたデ
   ータを第２のインターフェースを介して出力するメモリ
   制御装置であって、 装置全体の制御を行う制御手段と、 所定周波数のクロック信号に基づいて異なる周波数のク
   ロック信号を複数個発生するクロック信号発生手段と、 該クロック信号発生手段から発生した信号に基づいて、
   前記第１、第２ののインターフェース、及び前記制御手
   段のいずれか一つを前記メモリと接続するための切り替
   え手段と、 前記第１のインターフェース、或いは第２のインターフ
   ェースを介して前記メモリをアクセスしている場合であ
   って、前記制御手段が前記が当該メモリに対してアクセ
   スする場合、前記制御手段にウェイト信号を発生する手
   段とを備えることを特徴とするメモリ制御装置。