JPH068538A - 印字装置 - Google Patents
印字装置Info
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- JPH068538A JPH068538A JP19283792A JP19283792A JPH068538A JP H068538 A JPH068538 A JP H068538A JP 19283792 A JP19283792 A JP 19283792A JP 19283792 A JP19283792 A JP 19283792A JP H068538 A JPH068538 A JP H068538A
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- JP
- Japan
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- access time
- waits
- memory unit
- additional memory
- ram
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Abstract
(57)【要約】
【目的】 増設メモリユニット内のメモリをアクセスす
る際、バスサイクルのウエイト数を装置本体の回路と増
設メモリユニット内のメモリ素子のスピードに合った最
適なウエイト数とすることができる。 【構成】 増設メモリユニット１０８が接続されると、
ＣＰＵ１０２がアクセスタイム信号ＲＳ０，ＲＳ１から
発生されたメモリアクセスタイム情報を解析して増設メ
モリユニット１０８のＲＡＭ１０９への読出しサイクル
に対するウエイト数を可変設定し、タイミング制御部１
０３が設定されたウエイト数に基づいてバスサイクルの
タイミングを制御する構成を特徴とする。
る際、バスサイクルのウエイト数を装置本体の回路と増
設メモリユニット内のメモリ素子のスピードに合った最
適なウエイト数とすることができる。 【構成】 増設メモリユニット１０８が接続されると、
ＣＰＵ１０２がアクセスタイム信号ＲＳ０，ＲＳ１から
発生されたメモリアクセスタイム情報を解析して増設メ
モリユニット１０８のＲＡＭ１０９への読出しサイクル
に対するウエイト数を可変設定し、タイミング制御部１
０３が設定されたウエイト数に基づいてバスサイクルの
タイミングを制御する構成を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、着脱可能な増設メモリ
を使用する印字装置に関するものである。
を使用する印字装置に関するものである。
【０００２】
【従来の技術】図５は従来の印字装置における印字情報
処理部の構成を説明するブロック図である。
処理部の構成を説明するブロック図である。
【０００３】図において、１０１はホストインタフェー
ス制御部（ＨＯＳＴＩＦ）、１０２は主制御部（ＣＰ
Ｕ）で、システムバスに接続される各デバイスを制御す
る。１０３はタイミング制御部（Ｔ．Ｃ）で、ＣＰＵ１
０２が各デバイスをアクセスする際のアドレスデコード
やバスサイクルの制御を行う。１０４はＲＯＭで、ＣＰ
Ｕ１０２が実行する制御プログラムおよび印字フォント
となる文字パターン等が記憶されている。１０５はＲＡ
Ｍで、ホストインタフェース制御部１０１から入力され
た文章データを一時記憶させたり、文章データから文字
等をドットパターンに展開した後、ドットパターン情報
を記憶する。１０６は展開したドットパターン情報を印
字機構部に送る時に同期をとるための読出し制御部
（Ｒ．Ｃ）、１０７は並直列変換器（Ｐ．Ｓ）で、パラ
レルデータをシリアルデータに変換する。１０８は着脱
可能な増設メモリユニットで、オプションＲＡＭ（ＯＰ
ＲＡＭ）１０９を備えている。１１１は印字機構部（プ
リンタエンジン（Ｐ．Ｅ））で、例えばレーザビームを
光源として露光された静電潜像を現像して可視画像を記
録に転写定着する、いわゆる電子写真プロセスを実行し
て所望の文字，画像を出力できるように構成されてい
る。１２１は文章データで、読出し制御部１０６から出
力されてくる。１２２は画像データを送出するための画
像クロック、１２３は画像データで各走査線に対するシ
リアルデータである。１２４は前記プリンタエンジン１
１１から出力される水平同期信号で、図示しないフォト
ディテクタが受光した光を信号処理して生成される。
ス制御部（ＨＯＳＴＩＦ）、１０２は主制御部（ＣＰ
Ｕ）で、システムバスに接続される各デバイスを制御す
る。１０３はタイミング制御部（Ｔ．Ｃ）で、ＣＰＵ１
０２が各デバイスをアクセスする際のアドレスデコード
やバスサイクルの制御を行う。１０４はＲＯＭで、ＣＰ
Ｕ１０２が実行する制御プログラムおよび印字フォント
となる文字パターン等が記憶されている。１０５はＲＡ
Ｍで、ホストインタフェース制御部１０１から入力され
た文章データを一時記憶させたり、文章データから文字
等をドットパターンに展開した後、ドットパターン情報
を記憶する。１０６は展開したドットパターン情報を印
字機構部に送る時に同期をとるための読出し制御部
（Ｒ．Ｃ）、１０７は並直列変換器（Ｐ．Ｓ）で、パラ
レルデータをシリアルデータに変換する。１０８は着脱
可能な増設メモリユニットで、オプションＲＡＭ（ＯＰ
ＲＡＭ）１０９を備えている。１１１は印字機構部（プ
リンタエンジン（Ｐ．Ｅ））で、例えばレーザビームを
光源として露光された静電潜像を現像して可視画像を記
録に転写定着する、いわゆる電子写真プロセスを実行し
て所望の文字，画像を出力できるように構成されてい
る。１２１は文章データで、読出し制御部１０６から出
力されてくる。１２２は画像データを送出するための画
像クロック、１２３は画像データで各走査線に対するシ
リアルデータである。１２４は前記プリンタエンジン１
１１から出力される水平同期信号で、図示しないフォト
ディテクタが受光した光を信号処理して生成される。
【０００４】このように構成された印字装置において、
主制御部１０２が回路内のＲＯＭ１０４，ＲＡＭ１０５
等に関してアクセスする際、バスサイクルのウエイト数
はタイミング制御部１０３の中に回路的に固定されてい
るか、またはプログラムによって決まっているウエイト
数を主制御部１０２がタイミング制御部１０３の内部に
設定する。増設メモリユニット１０８内のＲＡＭ１０９
のウエイト数についても同様である。
主制御部１０２が回路内のＲＯＭ１０４，ＲＡＭ１０５
等に関してアクセスする際、バスサイクルのウエイト数
はタイミング制御部１０３の中に回路的に固定されてい
るか、またはプログラムによって決まっているウエイト
数を主制御部１０２がタイミング制御部１０３の内部に
設定する。増設メモリユニット１０８内のＲＡＭ１０９
のウエイト数についても同様である。
【０００５】ホストコンピュータ等から送出されてくる
文字コード等からなる文章データ１２１はホストインタ
フェース制御部１０１から入力され、一旦ＲＡＭ１０５
内に記憶される。次に、ＲＡＭ１０５内に記憶された文
章データ１２１は、先頭から順に読み出される。主制御
部１０２は、読み出した文章データ１２１をＲＯＭ１０
４内の文字パターンを参照することによりドットパター
ン情報に変換し、ＲＡＭ１０５または増設メモリユニッ
ト１０８内ＲＡＭ１０９に記憶される。主制御部１０２
は１ページ分のドットパターン情報を作成した後、印字
機構部１１１に対し印字スタート信号（図示しない）を
出力し、印字機構部１１は印字動作を開始する。
文字コード等からなる文章データ１２１はホストインタ
フェース制御部１０１から入力され、一旦ＲＡＭ１０５
内に記憶される。次に、ＲＡＭ１０５内に記憶された文
章データ１２１は、先頭から順に読み出される。主制御
部１０２は、読み出した文章データ１２１をＲＯＭ１０
４内の文字パターンを参照することによりドットパター
ン情報に変換し、ＲＡＭ１０５または増設メモリユニッ
ト１０８内ＲＡＭ１０９に記憶される。主制御部１０２
は１ページ分のドットパターン情報を作成した後、印字
機構部１１１に対し印字スタート信号（図示しない）を
出力し、印字機構部１１は印字動作を開始する。
【０００６】次に、印字機構部１１１から水平同期信号
１２４が入力されると、読出し制御部１０６はＲＡＭ１
０５または増設メモリユニット１０８内のオプションＲ
ＡＭ１０９）上のドットパターン情報を先頭から順に読
み出す。読み出されたドットパターン情報は並直列変換
器１０７により並直列変換された後、画像クロック１２
２に同期しながら画像データ１２３として印字機構部１
１１へ送られて印字される。
１２４が入力されると、読出し制御部１０６はＲＡＭ１
０５または増設メモリユニット１０８内のオプションＲ
ＡＭ１０９）上のドットパターン情報を先頭から順に読
み出す。読み出されたドットパターン情報は並直列変換
器１０７により並直列変換された後、画像クロック１２
２に同期しながら画像データ１２３として印字機構部１
１１へ送られて印字される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来例では主制御部１０２が増設メモリユニット１０８内
のオプションＲＡＭ１０９をアクセスする際のバスサイ
クルのウエイト数は、タイミング制御部１０３の中で回
路的に固定されているか、またはプログラムにより決ま
っているウエイト数を主制御部１０２がタイミング制御
部１０３の内部に設定する。何れの場合もウエイト数は
増設メモリユニット１０８内のオプションＲＡＭ１０９
に使用されるメモリ素子の中で最もアクセスタイムの遅
いものに合せたウエイト数となる。従って、増設メモリ
ユニット１０８内のオプションＲＡＭ１０９にアクセス
タイムの早いメモリ素子を使っても処理速度を向上でき
ないという問題点があった。
来例では主制御部１０２が増設メモリユニット１０８内
のオプションＲＡＭ１０９をアクセスする際のバスサイ
クルのウエイト数は、タイミング制御部１０３の中で回
路的に固定されているか、またはプログラムにより決ま
っているウエイト数を主制御部１０２がタイミング制御
部１０３の内部に設定する。何れの場合もウエイト数は
増設メモリユニット１０８内のオプションＲＡＭ１０９
に使用されるメモリ素子の中で最もアクセスタイムの遅
いものに合せたウエイト数となる。従って、増設メモリ
ユニット１０８内のオプションＲＡＭ１０９にアクセス
タイムの早いメモリ素子を使っても処理速度を向上でき
ないという問題点があった。
【０００８】本発明は、上記の問題点を解決するために
なされたもので、増設メモリユニット内に使用している
メモリ素子のアクセスタイム情報を示す信号を増設メモ
リユニット内に設け、装置本体内のＣＰＵが上記アクセ
スタイム情報を読み取って増設メモリユニット内のメモ
リをアクセスする際のバスサイクルのウエイト数をＣＰ
Ｕ自身がソフト的に設定することにより、増設メモリユ
ニット内のメモリをアクセスする際、バスサイクルのウ
エイト数を装置本体の回路と増設メモリユニット内のメ
モリ素子のスピードに合った最適なウエイト数とするこ
とができる印字装置を得ることを目的とする。
なされたもので、増設メモリユニット内に使用している
メモリ素子のアクセスタイム情報を示す信号を増設メモ
リユニット内に設け、装置本体内のＣＰＵが上記アクセ
スタイム情報を読み取って増設メモリユニット内のメモ
リをアクセスする際のバスサイクルのウエイト数をＣＰ
Ｕ自身がソフト的に設定することにより、増設メモリユ
ニット内のメモリをアクセスする際、バスサイクルのウ
エイト数を装置本体の回路と増設メモリユニット内のメ
モリ素子のスピードに合った最適なウエイト数とするこ
とができる印字装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る印字装置
は、記憶媒体のメモリアクセスタイム情報を発生する情
報発生手段と、この情報発生手段から発生されたメモリ
アクセスタイム情報を解析して増設メモリユニットの記
憶媒体への読出しサイクルに対するウエイト数を可変設
定する設定手段と、この設定手段により設定されたウエ
イト数に基づいてバスサイクルのタイミングを制御する
制御手段とを設けたものである。
は、記憶媒体のメモリアクセスタイム情報を発生する情
報発生手段と、この情報発生手段から発生されたメモリ
アクセスタイム情報を解析して増設メモリユニットの記
憶媒体への読出しサイクルに対するウエイト数を可変設
定する設定手段と、この設定手段により設定されたウエ
イト数に基づいてバスサイクルのタイミングを制御する
制御手段とを設けたものである。
【００１０】
【作用】本発明においては、増設メモリユニットが接続
されると、設定手段が情報発生手段から発生されたメモ
リアクセスタイム情報を解析して増設メモリユニットの
記憶媒体への読出しサイクルに対するウエイト数を可変
設定し、制御手段が設定されたウエイト数に基づいてバ
スサイクルのタイミングを制御することにより、増設メ
モリユニットの記憶媒体に最適なウエイト数に調整し
て、システム全体の処理速度を向上することを可能とす
る。
されると、設定手段が情報発生手段から発生されたメモ
リアクセスタイム情報を解析して増設メモリユニットの
記憶媒体への読出しサイクルに対するウエイト数を可変
設定し、制御手段が設定されたウエイト数に基づいてバ
スサイクルのタイミングを制御することにより、増設メ
モリユニットの記憶媒体に最適なウエイト数に調整し
て、システム全体の処理速度を向上することを可能とす
る。
【００１１】
【実施例】図１は本発明の一実施例を示す印字装置の構
成を説明するブロック図であり、図５と同一のものには
同じ符号を付してある。
成を説明するブロック図であり、図５と同一のものには
同じ符号を付してある。
【００１２】図において、１１０はトライステートバッ
ファで、ＣＰＵ１０２が増設メモリユニット１０８内部
のオプションＲＡＭ１０９（以下、ＲＡＭ１０９と呼
ぶ）のアクセスタイム情報を示すアクセスタイム信号Ｒ
Ｓ０，ＲＳ１を読み出す。
ファで、ＣＰＵ１０２が増設メモリユニット１０８内部
のオプションＲＡＭ１０９（以下、ＲＡＭ１０９と呼
ぶ）のアクセスタイム情報を示すアクセスタイム信号Ｒ
Ｓ０，ＲＳ１を読み出す。
【００１３】このように構成された印字装置において、
増設メモリユニット１０８が接続されると、設定手段
（ＣＰＵ１０２）が情報発生手段（アクセスタイム信号
ＲＳ０，ＲＳ１の設定による）から発生されたメモリア
クセスタイム情報を解析して増設メモリユニット１０８
の記憶媒体（ＲＡＭ１０９）への読出しサイクルに対す
るウエイト数を可変設定し、制御手段（タイミング制御
部１０３）が設定されたウエイト数に基づいてバスサイ
クルのタイミングを制御することにより、増設メモリユ
ニット１０８の記憶媒体（ＲＡＭ１０９）に最適なウエ
イト数に調整して、システム全体の処理則を向上するこ
とを可能とする。
増設メモリユニット１０８が接続されると、設定手段
（ＣＰＵ１０２）が情報発生手段（アクセスタイム信号
ＲＳ０，ＲＳ１の設定による）から発生されたメモリア
クセスタイム情報を解析して増設メモリユニット１０８
の記憶媒体（ＲＡＭ１０９）への読出しサイクルに対す
るウエイト数を可変設定し、制御手段（タイミング制御
部１０３）が設定されたウエイト数に基づいてバスサイ
クルのタイミングを制御することにより、増設メモリユ
ニット１０８の記憶媒体（ＲＡＭ１０９）に最適なウエ
イト数に調整して、システム全体の処理則を向上するこ
とを可能とする。
【００１４】図２は、図１に示したアクセスタイム信号
ＲＳ０，ＲＳ１とウエイト数との関係を示す図であり、
アクセスタイム信号ＲＳ０，ＲＳ１の２ビットの内容変
化で４通りのアクセスタイムをＣＰＵ１０２に通知する
場合に相当する。
ＲＳ０，ＲＳ１とウエイト数との関係を示す図であり、
アクセスタイム信号ＲＳ０，ＲＳ１の２ビットの内容変
化で４通りのアクセスタイムをＣＰＵ１０２に通知する
場合に相当する。
【００１５】図３は、図１に示した増設メモリユニット
１０８の内部詳細回路図であり、図１と同一のものには
同じ符号を付してある。
１０８の内部詳細回路図であり、図１と同一のものには
同じ符号を付してある。
【００１６】この図において、（ａ）はアクセスタイム
信号ＲＳ０，ＲＳ１が「０，０」の場合で、ＲＡＭ１０
９のアクセスタイムが４０ｎsec の場合に対応し、
（ｂ）はアクセスタイム信号ＲＳ０，ＲＳ１が「０，
１」の場合で、ＲＡＭ１０９のアクセスタイムが７０ｎ
sec の場合に対応する。
信号ＲＳ０，ＲＳ１が「０，０」の場合で、ＲＡＭ１０
９のアクセスタイムが４０ｎsec の場合に対応し、
（ｂ）はアクセスタイム信号ＲＳ０，ＲＳ１が「０，
１」の場合で、ＲＡＭ１０９のアクセスタイムが７０ｎ
sec の場合に対応する。
【００１７】以下、動作について説明する。
【００１８】ＣＰＵ１０２がＲＯＭ１０４やＲＡＭ１０
５等の割り付けられているアドレス空間に対してアクセ
スする際のバスサイクルのウエイト数はタイミング制御
部１０３の中に回路的に固定されているか、またはプロ
グラムによりある決まったウエイト数をＣＰＵ１０２が
タイミング制御部１０３の中に設定する。しかしなが
ら、増設メモリユニット１０８内部のＲＡＭ１０９が割
り付けられているアドレス空間に対してアクセスする際
のバスサイクルのウエイト数はＣＰＵ１０２によりタイ
ミング制御部１０３の中で変えられるものとする。
５等の割り付けられているアドレス空間に対してアクセ
スする際のバスサイクルのウエイト数はタイミング制御
部１０３の中に回路的に固定されているか、またはプロ
グラムによりある決まったウエイト数をＣＰＵ１０２が
タイミング制御部１０３の中に設定する。しかしなが
ら、増設メモリユニット１０８内部のＲＡＭ１０９が割
り付けられているアドレス空間に対してアクセスする際
のバスサイクルのウエイト数はＣＰＵ１０２によりタイ
ミング制御部１０３の中で変えられるものとする。
【００１９】電源投入等による動作開始後、ＣＰＵ１０
２は、トライステートバッファ１１０より増設メモリユ
ニット１０８内部のＲＡＭ１０９のアクセスタイム情報
を示すアクセスタイム信号ＲＳ０，ＲＳ１の論理値を読
み込む。現在、増設メモリユニット１０８には、例えば
図３（ａ）に示すようなアクセスタイムが４０ｎsecの
メモリ素子が使用されており、上記アクセスタイム信号
ＲＳ０，ＲＳ１は共にＧＮＤに接続されているものとす
る。この時、ＣＰＵ１０２が読み込んだアクセスタイム
信号ＲＳ０，ＲＳ１の論理は共に「０」となる。
２は、トライステートバッファ１１０より増設メモリユ
ニット１０８内部のＲＡＭ１０９のアクセスタイム情報
を示すアクセスタイム信号ＲＳ０，ＲＳ１の論理値を読
み込む。現在、増設メモリユニット１０８には、例えば
図３（ａ）に示すようなアクセスタイムが４０ｎsecの
メモリ素子が使用されており、上記アクセスタイム信号
ＲＳ０，ＲＳ１は共にＧＮＤに接続されているものとす
る。この時、ＣＰＵ１０２が読み込んだアクセスタイム
信号ＲＳ０，ＲＳ１の論理は共に「０」となる。
【００２０】これにより、ＣＰＵ１０２は増設メモリユ
ニット１０８内に使用されているメモリ素子のアクセス
タイムが４０ｎsec であることが分かり、タイミング制
御部１０３の中にＲＡＭ１０９が割り付けられているア
ドレス空間をアクセスする際のバスサイクルが「０」ウ
エイトとなるように設定する（図２参照）。
ニット１０８内に使用されているメモリ素子のアクセス
タイムが４０ｎsec であることが分かり、タイミング制
御部１０３の中にＲＡＭ１０９が割り付けられているア
ドレス空間をアクセスする際のバスサイクルが「０」ウ
エイトとなるように設定する（図２参照）。
【００２１】一方、増設メモリユニット１０８に図３
（ｂ）に示すようにアクセスタイムが７０ｎsec のメモ
リ素子が使用されており、アクセスタイム情報を示すア
クセスタイム信号ＲＳ０のラインがＧＮＤに接続され、
アクセスタイム信号ＲＳ１のラインがオープンとなって
いる場合には、ＣＰＵ１０２がアクセスタイム信号ＲＳ
０，ＲＳ１の論理を読み込んだ時、その論理は「０，
１」となる。
（ｂ）に示すようにアクセスタイムが７０ｎsec のメモ
リ素子が使用されており、アクセスタイム情報を示すア
クセスタイム信号ＲＳ０のラインがＧＮＤに接続され、
アクセスタイム信号ＲＳ１のラインがオープンとなって
いる場合には、ＣＰＵ１０２がアクセスタイム信号ＲＳ
０，ＲＳ１の論理を読み込んだ時、その論理は「０，
１」となる。
【００２２】これにより、ＣＰＵ１０２は増設メモリユ
ニット１０８内に使用されているメモリ素子のアクセス
タイムが７０ｎsec であることが解り、タイミング制御
部１０３の中にＲＡＭ１０９が割り付けられているアド
レス空間をアクセスする際のバスサイクルが２ウエイト
となるように設定する（図２参照）。
ニット１０８内に使用されているメモリ素子のアクセス
タイムが７０ｎsec であることが解り、タイミング制御
部１０３の中にＲＡＭ１０９が割り付けられているアド
レス空間をアクセスする際のバスサイクルが２ウエイト
となるように設定する（図２参照）。
【００２３】なお、ＣＰＵ１０２が上記アクセスタイム
信号ＲＳ０，ＲＳ１の論理を読み込んだ時、その論理が
「０，０」の場合は、増設メモリユニット１０８が装着
されていないことを示す。
信号ＲＳ０，ＲＳ１の論理を読み込んだ時、その論理が
「０，０」の場合は、増設メモリユニット１０８が装着
されていないことを示す。
【００２４】上記のように、増設メモリユニット１０８
上のＲＡＭ１０９をアクセスする際のバスサイクルのウ
エイト数を設定した後、主制御部１０２はホストインタ
フェース制御部１０１を入力可能状態にする。ホストコ
ンピュータ等から文章情報が入力され、ドットパターン
情報に展開した後、印字機構部１１１へ出力する一連動
作は従来例と同様なので以後の説明は省略する。
上のＲＡＭ１０９をアクセスする際のバスサイクルのウ
エイト数を設定した後、主制御部１０２はホストインタ
フェース制御部１０１を入力可能状態にする。ホストコ
ンピュータ等から文章情報が入力され、ドットパターン
情報に展開した後、印字機構部１１１へ出力する一連動
作は従来例と同様なので以後の説明は省略する。
【００２５】なお、上記実施例ではトライステートバッ
ファ１１０が増設メモリユニット１０８の外部回路とし
て構成する場合について示したが、図４に示すように増
設メモリユニット１０８の内部にトライステートバッフ
ァ１１０を設け、ＲＡＭ１０９のデータバスを介してア
クセスタイム信号ＲＳ０，ＲＳ１の論理を読み込む構成
であっても良い。
ファ１１０が増設メモリユニット１０８の外部回路とし
て構成する場合について示したが、図４に示すように増
設メモリユニット１０８の内部にトライステートバッフ
ァ１１０を設け、ＲＡＭ１０９のデータバスを介してア
クセスタイム信号ＲＳ０，ＲＳ１の論理を読み込む構成
であっても良い。
【００２６】
【発明の効果】以上説明したように、本発明は増設メモ
リユニットが接続されると、設定手段が情報発生手段か
ら発生されたメモリアクセスタイム情報を解析して増設
メモリユニットの記憶媒体への読出しサイクルに対する
ウエイト数を可変設定し、制御手段が設定されたウエイ
ト数に基づいてバスサイクルのタイミングを制御する構
成としたので、増設メモリユニットに高速なメモリ素子
を使用する場合、増設メモリユニット内のメモリをアク
セスする際の、バスサイクルのウエイト数を減らすこと
ができるため、システム全体の処理を速度を向上させる
ことができる。
リユニットが接続されると、設定手段が情報発生手段か
ら発生されたメモリアクセスタイム情報を解析して増設
メモリユニットの記憶媒体への読出しサイクルに対する
ウエイト数を可変設定し、制御手段が設定されたウエイ
ト数に基づいてバスサイクルのタイミングを制御する構
成としたので、増設メモリユニットに高速なメモリ素子
を使用する場合、増設メモリユニット内のメモリをアク
セスする際の、バスサイクルのウエイト数を減らすこと
ができるため、システム全体の処理を速度を向上させる
ことができる。
【００２７】また、増設メモリユニット内のメモリをア
クセスする際の、バスサイクルのウエイト数を装置本体
の回路と、増設メモリユニット内のメモリ素子のスピー
ドに合った最適なウエイト数とすることができるため同
じ増設メモリユニットをＣＰＵの動作周波数や回路構成
の異なる装置本体に対して使用することができる等の効
果を奏する。
クセスする際の、バスサイクルのウエイト数を装置本体
の回路と、増設メモリユニット内のメモリ素子のスピー
ドに合った最適なウエイト数とすることができるため同
じ増設メモリユニットをＣＰＵの動作周波数や回路構成
の異なる装置本体に対して使用することができる等の効
果を奏する。
【図１】本発明の一実施例を示す印字装置の構成を説明
するブロック図である。
するブロック図である。
【図２】図１に示したアクセスタイム信号とウエイト数
との関係を示す図である。
との関係を示す図である。
【図３】図１に示した増設メモリユニットの内部詳細回
路図である。
路図である。
【図４】図１に示した増設メモリユニットの他の内部詳
細回路図である。
細回路図である。
【図５】従来の印字装置における印字情報処理部の構成
を説明するブロック図である。
を説明するブロック図である。
１０２ ＣＰＵ １０３ タイミング制御部（Ｔ．Ｃ） １０４ ＲＯＭ １０５ ＲＡＭ １０８ 増設メモリユニット １０９ ＲＡＭ １１０ トライステートバッファ（ＢＦ）
Claims (1)
- 【請求項１】 着脱可能な増設メモリユニットの記憶媒
体に記憶された情報を読み出して印字処理を実行可能な
印字装置において、前記記憶媒体のメモリアクセスタイ
ム情報を発生する情報発生手段と、この情報発生手段か
ら発生されたメモリアクセスタイム情報を解析して前記
増設メモリユニットの記憶媒体への読出しサイクルに対
するウエイト数を可変設定する設定手段と、この設定手
段により設定されたウエイト数に基づいてバスサイクル
のタイミングを制御する制御手段とを具備したことを特
徴とする印字装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19283792A JPH068538A (ja) | 1992-06-29 | 1992-06-29 | 印字装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19283792A JPH068538A (ja) | 1992-06-29 | 1992-06-29 | 印字装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH068538A true JPH068538A (ja) | 1994-01-18 |
Family
ID=16297807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19283792A Pending JPH068538A (ja) | 1992-06-29 | 1992-06-29 | 印字装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH068538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08163924A (ja) * | 1994-12-14 | 1996-06-25 | Fuyo Paaraito Kk | 土壌構造改良材 |
-
1992
- 1992-06-29 JP JP19283792A patent/JPH068538A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08163924A (ja) * | 1994-12-14 | 1996-06-25 | Fuyo Paaraito Kk | 土壌構造改良材 |
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