JP2681484B2 - リフレッシュ制御方式 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明はダイナミックメモリ（以下Ｄ−RAMという）
のリフレッシュ制御方式に係り、特に前記Ｄ−RAMが中
央処理装置（以下CPUという）以外のデバイスと直接ア
クセス可能に構成した、例えば高速プリンタ、ロボッ
ト、データ収集器等の制御システムに使用されるＤ−RA
Mのリフレッシュ制御方式に関する。

「従来の技術」 従来より、高速プリンタその他の制御システムに使用
されるメモリには、高集積密度で且つ消費電力の少ない
Ｄ−RAMが多く用いられているが、Ｄ−RAMはゲートのス
トレーキャパシティを利用して電荷を蓄積する構成を採
る為に、リーク電流等によって前記電荷が時間とともに
消失してしまう。この為前記Ｄ−RAMを組込んだ制御シ
ステムにおいては所定時間内に周期的にクロックパルス
を加えて電荷をおぎなう、いわゆるリフレッシュ処理が
必要になる。

このようなリフレッシュ処理を行う為に、一般にリフ
レッシュ要求信号を所定時間毎に強制的にリフレッシュ
制御回路に送信し、その制御回路からリフレッシュに必
要なＤ−RAM制御信号をＤ−RAM側に送信しリフレッシュ
を行うようにしているが、リフレッシュサイクルは４〜
16msec程度の極めて短い時間間隔で行われ、而もリフレ
ッシュ要求信号の為のクロック系を通常のアクセス命令
の為のクロック系と別系統で構成している為に、必然的
にメモリアクセスとリフレッシュ動作が競合し易い。

この為かかる競合が生じた場合はメモリアクセス要求
をウエイトさせてその間にリフレッシュ動作を行ってい
るが、かかる処理方法では高速プリンタの制御システム
のように頻繁にメモリアクセスするシステムにおいて
は、必然的にメモリの動作速度の低下を招くという問題
を有していた。

かかる欠点を解消する為に、CPUがメモリをアクセス
した直後の１マシンサイクルに前記リフレッシュ動作を
行うもの（特開昭59−68892号、以下第一従来技術とい
う）、又CPUからのタイミング信号に基づいてメモリア
クセスのタイミングを形成する一方、メモリアクセスか
ら次のバスサイクルにおけるメモリアクセスまでのメモ
リアクセス期間のあき時間を利用してリフレッシュを行
う様にしたリフレッシュ方式（特開昭61−22209号、以
下第二従来技術という）、更には、アクセス命令とリフ
レッシュ要求信号とは単一のクロック源を用いて生成せ
しめるとともに、該生成されるアクセス命令に所要の空
き時間を与え、その空き時間中にリフレッシュ要求信号
の割り込みを生ぜしめてリフレッシュを行うようにした
リフレッシュ方式（特開昭61−242397号、以下第三従来
技術という）等が提案されているが、いずれもCPU等よ
り得られる基準タイミングサイクルに基づいてメモリア
クセス時期とリフレッシュ時期を制御し両者の競合が生
じるのを極力避けようとした事を要旨とするものであ
る。

「発明が解決しようとする課題」 しかしながらかかる従来技術はいずれもＤ−RAMのア
クセスがCPUを経由して又はCPUの制御下に行われる事を
前提とするものであり、Ｄ−RAMがCPU以外のデバイスと
直接アクセスする場合（以下、DMアクセスという）の競
合については回避の方法がとられていない。

従ってページプリンタのように前記Ｄ−RAMを画像RAM
として使用し、該画像RAMへの画像データの転送をCPUの
動作とは独立させてDMAコントローラで行うようにした
装置や、又プリントエンジン側の制御に基づいてCPUと
無関係に前記画像RAMのアクセスを行うような装置にお
いては前記リフレッシュ制御方式を採用する事は不可能
である。

この為かかる装置において、前記アクセス要求が競合
した場合には、DMA等よりのアクセス要求をウエイトさ
せてその間にリフレッシュ動作を行うよう構成している
が、前記DMAよりのアクセス要求信号を他のデバイスの
制御信号として利用する場合や、プリントエンジン側の
制御下に基づいて前記アクセス要求信号が発振される構
成の制御システムにおいては、アクセス要求信号をウエ
イトさせる事が極めて困難であり、従って前記競合が生
じた場合はDMアクセスを優先させ、リフレッシュ動作は
DMアクセス完了後行う必要がある。

しかしながら前記DMアクセスはCPU以外のデバイスと
の間で行われる為に、特別な判断回路を設けねばCPU側
では前記アクセスが終了した事を判断する事は出来ず、
而もこのような判断手順を踏んだ後にリフレッシュ要求
信号を発振する事は、その分リフレッシュ動作時期が遅
延し、最悪の場合必要とするリフレッシュサイクル時間
を超えて記憶されているメモリ内容が変化してしまう恐
れがある。

本発明はかかる従来技術の欠点に鑑み、Ｄ−RAMのア
クセスがCPU以外のデバイスと行われる場合においても
該DMアクセスを優先しつつ、且つ所定のリフレッシュサ
イクル時間の間で円滑にリフレッシュ動作を行う事の出
来るリフレッシュ制御方式を提供する事を目的とする。

「課題を解決する為の手段」 本発明は、かかる技術課題を達成する為に、CPU以外
のデバイスと直接アクセス可能なＤ−RAMであって、夫
々非同期で周期的に発振している前記デバイスのダイレ
クトメモリアクセス要求信号とリフレッシュ要求信号と
が競合した際にダイレクトメモリアクセス要求を優先し
て実行するリフレッシュ制御方式において、 ダイレクトメモリアクセス要求のパルス幅とリフレッ
シュ動作信号のパルス幅との和にほぼ等しいパルス幅を
周期的に生成するリフレッシュ禁止パルス発生回路を設
け、 前記ダイレクトメモリアクセス要求信号とリフレッシ
ュ要求信号が競合した際にダイレクトメモリアクセス要
求を優先して実行するとともに、 前記リフレッシュ禁止パルス発生回路より出力された
信号に基づいてダイレクトメモリアクセス中前記リフレ
ッシュ要求信号をホールドしておき前記ダイレクトメモ
リアクセス終了後自動的にリフレッシュ動作を行なうよ
うにした事を特徴とするものである。

ここで「自動的にリフレッシュ動作が行なわれる」と
は、CPUで前記アクセスが終了した事を判断する事な
く、フリップフロップ等を利用してDMアクセス終了後直
ちにリフレッシュ動作が行なわれるの意味である。

そして前記リフレッシュ動作終了後リフレッシュ要求
信号のホールドを解除するようにする事により、繰り返
し前記制御を行う事が出来る。

「効果」 かかる技術手段によれば、CPU以外のデバイスで、ウ
エイトさせる事が困難な又は優先度の高いDMアクセス要
求信号とリフレッシュ要求信号が競合した際には該DMア
クセスが優先して実行される為に、該アクセスと同時に
又は並行して他のデバイスの制御を行う場合や、プリン
トエンジン側の制御下に基づいて前記要求信号が発振さ
れる構成の制御システムにおいても、処理能力が低下す
る事なく円滑に本リフレッシュ制御方式を利用する事が
出来る。

又本技術手段は前記DMアクセスと競合した際に、DMア
クセスを優先して実行するも該アクセス中前記リフレッ
シュ要求信号をホールドしている為に、DMアクセス終了
とほぼ同時に自動的にリフレッシュ動作を行う事が出
来、 これによりDMアクセスを優先しつつ必要とするリフレ
ッシュサイクル時間の間で円滑にリフレッシュ動作を行
う事が可能となる。

また前記DMアクセス終了後自動的にリフレッシュ動作
が行なわれる事は、CPU側で前記アクセスが終了した事
を判断する事なく而もリフレッシュ要求信号を再度発信
させる必要もなく、これにより回路構成の簡単化とCPU
の負担軽減につながる。

更に本発明においては、リフレッシュ禁止パルス発生
回路がダイレクトメモリアクセス要求信号を受け付けた
ときにダイレクトメモリアクセス要求のパルス幅とリフ
レッシュ動作信号のパルス幅との和にほぼ等しいパルス
幅の区間、リフレッシュ動作を禁止することにより、前
記ダイレクトメモリアクセス要求信号と前記リフレッシ
ュ要求信号とが競合することなく、かつリフレッシュ動
作ホールド時間を最小にできるという極めて実用的な効
果を有する。

「実施例」 以下、図面を参照して本発明の好適な実施例を例示的
に詳しく説明する。ただしこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく、単なる説明例に過ぎない。

第１図は本発明の実施例に係るリフレッシュ制御部の
回路構成を示すブロック図である。

図中11はバッファ、12はリフレッシュ禁止パルス発生
回路、13は入力否定インバータ、14はアンドゲート、15
及び16はいずれもリフレッシュ終了信号に基づいてリセ
ットされるフリップフロップである。

次にかかる実施例の作用を第２図のタイムチャート図
に基づいて説明する。

CPU以外のデバイスがＤ−RAMをアクセスする為に、所
定周期サイクルで発振されるDMアクセス要求信号P1が、
バッファ11に入力され、バッファより出力された信号P
1′がリフレッシュ禁止パルス発生回路12に入力され
る。

該発生回路12内で前記要求信号P1のパルス幅t5とリフ
レッシュ動作信号のパルス幅t6の和にほぼ等しいパルス
幅t7を有するパルス信号を生成するとともに、該信号の
サイクル間隔をDMアクセス要求信号P1とその立下がり
（終了）時期と一致させたリフレッシュ禁止信号P2を出
力させる。そして該発生回路12より出力されたリフレッ
シュ禁止信号P2は入力否定インバータ13により反転P2′
されてアンドゲート14に入力される。

一方前記DMアクセス要求信号P1と非同期で周期的に発
振しているリフレッシュ要求信号P3はフリップフロップ
15によりホールドP3′された状態で、アンドゲート14の
他の入力端子に入力される。この際リフレッシュ禁止信
号P2は入力否定インバータ13により反転P2′された状態
で、アンドゲート14に入力されている為に、該禁止信号
が非アクティヴ（L₀）の場合のみリフレッシュ要求用信
号P4がフリップフロップ16に入力され、該フリップフロ
ップ16よりリフレッシュ動作信号P5が出力される事にな
る。そしてリフレッシュ動作終了と同時に前記両フリッ
プフロップ15,16にリセット信号RFが送信されて前記各
信号P3,P4のホールド状態が解消され、以下前記動作を
繰り返す。

従ってかかる実施例によれば、リフレッシュ禁止信号
P2が出されていない状態、言い換えればDMアクセス要求
信号P1とリフレッシュ要求信号P3が競合していない場合
は、該リフレッシュ要求信号P3に基づいてリフレッシュ
動作がなされ、又両信号P1,P3が競合した場合は、反転
されたリフレッシュ禁止信号P2がアンドゲート14に入力
されている為に、リフレッシュ要求信号P3はフリップフ
ロップによりホールドされたまま、アンドゲート14の入
力側に待機し、そしてメモリアクセスが終了した段階で
これと同期してリフレッシュ禁止信号P2がL₀になる為
に、アンドゲート14よりリフレッシュ要求用信号P4が出
力され、これによりDMアクセス終了と同時に自動的にリ
フレッシュ動作を行う事が出来る。

第３図は前記リフレッシュ制御部10を用いたプリント
コントローラの回路構成を示すブロック図で、その構成
を簡単に説明するに、１は所定のプログラムにもとづい
てコントローラシステム全体を制御するCPU、２はＤ−R
AMメモリ領域2a,2bを二つに分割して構成された画像メ
モリ装置で、一方のメモリ領域2a,2bでDMAアドレス信号
又はリフレッシュ信号とのアクセスが行われている間、
他方の領域をCPU1によってアクセス可能に構成し、これ
によりリフレッシュ又はDMアクセスサイクルと無関係
に、CPU1と前記いずれか一のメモリ領域2a,2bのアクセ
スが可能となる。尚図中９は前記領域指定を行うゲート
回路である。

3a、3bは、CPUアドレスバス1A、DMAアドレスバス2A、
及びリフレッシュアドレスバス3Aと、前記一対のメモリ
領域2a,2bとを選択的に接続させる為のアドレスセレク
タである。

４はリフレッシュアドレスカウンタで、リフレッシュ
終了信号に基づいて順次アドレス更新されたアドレス信
号をバス3Aを介してアドレスセレクタ3a、3b側に入力さ
せている。５はDMAアドレスカウンタで、DMAコントロー
ラ８よりの信号に基づいて順次アドレス更新されたアド
レス信号をバス2Aを介してアドレスセレクタ3a、3b側に
入力させている。

６はリフレッシュタイマで、CPU1を介して所定周期の
リフレッシュ要求信号P3をリフレッシュ制御部10に送信
する。

かかるコントローラによれば、DMAコントローラ８よ
り出力されたDMA要求信号と、CPU1を介してリフレッシ
ュタイマ６よりのリフレッシュ要求信号P3とを夫々リフ
レッシュ制御部10に送信し、該制御部10内で前記両要求
信号が競合しない場合はそのまま切換回路７を介してア
ドレスセレクタ3a、3bに出力し、又両要求信号が競合し
た場合は、DMAアクセス要求信号を優先させつつ該DMAと
メモリ領域2a,2bとのアクセス終了と同時に前記したリ
フレッシュ用要求信号を切換回路７を介してアドレスセ
レクタ3a、3bに夫々出力し、該信号に基づいてCPUアド
レスバス1A、DMAアドレスバス2A、及びリフレッシュア
ドレスバス3Aに対応するダイナミックメモリ領域2a,2b
と接続され、所定のアクセス動作が行われる。

【図面の簡単な説明】

第１図は本発明の実施例に係るリフレッシュ制御部の回
路構成を示すブロック図、第２図はその作用を示すタイ
ムチャート図である。第３図は前記リフレッシュ制御部
を用いたプリントコントローラの回路構成を示すブロッ
ク図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−102226（ＪＰ，Ａ) 特開 昭50−135949（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】CPU以外のデバイスと直接アクセス可能な
   Ｄ−RAMであって、夫々非同期で周期的に発振している
   前記デバイスのダイレクトメモリアクセス要求信号とリ
   フレッシュ要求信号とが競合した際にダイレクトメモリ
   アクセス要求を優先して実行するリフレッシュ制御方式
   において、 ダイレクトメモリアクセス要求のパルス幅とリフレッシ
   ュ動作信号のパルス幅との和にほぼ等しいパルス幅を周
   期的に生成するリフレッシュ禁止パルス発生回路を設
   け、 前記ダイレクトメモリアクセス要求信号とリフレッシュ
   要求信号が競合した際にダイレクトメモリアクセス要求
   を優先して実行するとともに、 前記リフレッシュ禁止パルス発生回路より出力された信
   号に基づいてダイレクトメモリアクセス中前記リフレッ
   シュ要求信号をホールドしておき前記ダイレクトメモリ
   アクセス終了後自動的にリフレッシュ動作を行なうよう
   にした事を特徴とするリフレッシュ制御方式。