JPS6386057A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS6386057A JPS6386057A JP23243186A JP23243186A JPS6386057A JP S6386057 A JPS6386057 A JP S6386057A JP 23243186 A JP23243186 A JP 23243186A JP 23243186 A JP23243186 A JP 23243186A JP S6386057 A JPS6386057 A JP S6386057A
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- Japan
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- memory
- memory access
- access
- controller
- arithmetic
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- 230000015654 memory Effects 0.000 claims abstract description 95
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、演算処理を行う演算プロセッサと、外部装置
と入出力ポート間でデータを転送するＤＭＡコントロー
ラとのメモリ・アクセス競合及びメモリ・アクセス・コ
ントローラによりＤＭＡ（ダイナミックＲＡＭ）のリフ
レッシュ制御などのメモリ・アクセス処理を制御し演算
プロセッサの演算速度を向上させる演算処理装置に関す
るものである。
と入出力ポート間でデータを転送するＤＭＡコントロー
ラとのメモリ・アクセス競合及びメモリ・アクセス・コ
ントローラによりＤＭＡ（ダイナミックＲＡＭ）のリフ
レッシュ制御などのメモリ・アクセス処理を制御し演算
プロセッサの演算速度を向上させる演算処理装置に関す
るものである。
（従来の技術）
外部装置と入出力ポート間でデータを転送しながら演算
処理を行う演算処理装置の従来例の１つにバス使用の優
先順位を決めるアビトレージョン回路を備えてメモリ・
アクセス競合を回避する演算プロセッサとＤＭＡコント
ローラ（例えば、インテル社の８０８６と８２５７など
）がある。
処理を行う演算処理装置の従来例の１つにバス使用の優
先順位を決めるアビトレージョン回路を備えてメモリ・
アクセス競合を回避する演算プロセッサとＤＭＡコント
ローラ（例えば、インテル社の８０８６と８２５７など
）がある。
この演算プロセッサとＤＭＡコントローラを用いた従来
の演算処理装置の１構成例を第３図に示す。
の演算処理装置の１構成例を第３図に示す。
第３図において、１はデータ処理を行う演算プロセッサ
、２はデータ転送を行うＤＭＡコントローラ、３はバス
開放要求ＢＲ，バス使用許可ＢＡ及び読み出し／書き込
み制御を行う制御信号線、４はデータ転送を行うデータ
ｌｌ＆ＤＢ、５はアドレス転送を行うアドレス線ＡＢ、
６はデータを格納するメモリ・アレイ、７はメモリ・
アレイ６を制御するメモリ・アクセス・コントローラ、
８は外部装置とデータ転送を行う入出力ポートである。
、２はデータ転送を行うＤＭＡコントローラ、３はバス
開放要求ＢＲ，バス使用許可ＢＡ及び読み出し／書き込
み制御を行う制御信号線、４はデータ転送を行うデータ
ｌｌ＆ＤＢ、５はアドレス転送を行うアドレス線ＡＢ、
６はデータを格納するメモリ・アレイ、７はメモリ・
アレイ６を制御するメモリ・アクセス・コントローラ、
８は外部装置とデータ転送を行う入出力ポートである。
第４図、第３図におけるバス開放要求ＢＲ及びバス使用
許可ＢＡのタイミングを示すタイミング図である。
許可ＢＡのタイミングを示すタイミング図である。
第４図において、バス・マスタ（Ｂｕｓ Ｍａｓｔｅｒ
）はバス開放要求ＢＲ及びバス使用許可ＢＡを除く制御
信号線３．データ線４及びアドレス線５（以降まとめて
メモリ・アクセス・バスと言う）を優先使用している演
算プロセッサ１のアクセス・タイミング（ＣＰ Ｕ）と
ＤＭＡコントローラ２のアクセス・タイミング（ＤＭＡ
Ｃ）を示す。
）はバス開放要求ＢＲ及びバス使用許可ＢＡを除く制御
信号線３．データ線４及びアドレス線５（以降まとめて
メモリ・アクセス・バスと言う）を優先使用している演
算プロセッサ１のアクセス・タイミング（ＣＰ Ｕ）と
ＤＭＡコントローラ２のアクセス・タイミング（ＤＭＡ
Ｃ）を示す。
第３図及び第４図を用いてメモリ・アクセス・バスのア
ビトレージョンについて説明する。
ビトレージョンについて説明する。
メモリ・アクセス・バスは１通常、演算プロセッサ１が
優先使用している。ＤＭＡコントローラ２がメモリ・ア
クセス・バスを使用する場合、ＤＭＡコントローラ２は
、演算プロセッサ１によりメモリ・アクセスの開始アド
レスと、終了アドレス或いはアクセス個数を（Ｔ、以前
に）設定され、演算プロセッサ１に対してメモリ・アク
セス・バスのバス開放要求ＢＲを演算プロセッサ１と非
同期（Ｔ、の期間）に発生する。演算プロセッサ１はバ
ス開放要求ＢＲを受けると、実行中の命令が終了した時
点（Ｔ１）で次の命令の実行を中断して、ＤＭＡコント
ローラ２にバス使用許可ＢＡを発してＤＭＡコントロー
ラ２にメモリ・アクセス・バスを開放する。ＤＭＡコン
トローラ２は演算プロセッサ１により与えられたメモリ
・アレイの開始番地より順次メモリ・アクセスを行い、
与えられたデータ数だけ連続的にメモリ・アレイ６と入
出力ポート８の間でデータ転送を行う、データ転送が終
了すると（Ｔ、〜Ｔ４でデータ転送処理が実行される）
、ＤＭＡコントローラ２は演算プロセッサ１に対するバ
ス開放要求ＯＲを（Ｔ、の期間で）解除して、メモリ・
アクセス・バスの開放行う。演算プロセッサ１は、ＤＭ
Ａコントローラ２によってメモリ・アクセス・バスが開
放されるとバス使用許可ＢＡを元に戻しバスを開放する
以前の命令を（Ｔ、から）引き続いて処理する。
優先使用している。ＤＭＡコントローラ２がメモリ・ア
クセス・バスを使用する場合、ＤＭＡコントローラ２は
、演算プロセッサ１によりメモリ・アクセスの開始アド
レスと、終了アドレス或いはアクセス個数を（Ｔ、以前
に）設定され、演算プロセッサ１に対してメモリ・アク
セス・バスのバス開放要求ＢＲを演算プロセッサ１と非
同期（Ｔ、の期間）に発生する。演算プロセッサ１はバ
ス開放要求ＢＲを受けると、実行中の命令が終了した時
点（Ｔ１）で次の命令の実行を中断して、ＤＭＡコント
ローラ２にバス使用許可ＢＡを発してＤＭＡコントロー
ラ２にメモリ・アクセス・バスを開放する。ＤＭＡコン
トローラ２は演算プロセッサ１により与えられたメモリ
・アレイの開始番地より順次メモリ・アクセスを行い、
与えられたデータ数だけ連続的にメモリ・アレイ６と入
出力ポート８の間でデータ転送を行う、データ転送が終
了すると（Ｔ、〜Ｔ４でデータ転送処理が実行される）
、ＤＭＡコントローラ２は演算プロセッサ１に対するバ
ス開放要求ＯＲを（Ｔ、の期間で）解除して、メモリ・
アクセス・バスの開放行う。演算プロセッサ１は、ＤＭ
Ａコントローラ２によってメモリ・アクセス・バスが開
放されるとバス使用許可ＢＡを元に戻しバスを開放する
以前の命令を（Ｔ、から）引き続いて処理する。
（発明が解決しようとする問題点）
従来方式によるメモリ・アクセスにおいては、演算プロ
セッサとＤＭＡコントローラによる競合を回避するため
にアビトレージョン回路を備え。
セッサとＤＭＡコントローラによる競合を回避するため
にアビトレージョン回路を備え。
バスを獲得したバス・マスクは与えられた処理が終了す
るまで演算プロセッサの処理を中断してしまうため、演
算プロセッサの演算処理速度が低下する。
るまで演算プロセッサの処理を中断してしまうため、演
算プロセッサの演算処理速度が低下する。
（問題点を解決するための手段）
本発明は、前記従来の欠点に鑑み、演算処理装置におい
て、演算プロセッサがメモリ・アクセスをする以前にメ
モリ・アクセス要求を発生し、ＤＭＡコントローラとメ
モリアクセスコントローラに通知する手段を備え、ＤＭ
Ａコントローラがメモリ・アクセス要求を検知してメモ
リ・アクセス・バスを開放する手段を備えたことを特徴
とし、演算プロセッサが高速にメモリ・アクセス゛する
ことができるようにしたものである。
て、演算プロセッサがメモリ・アクセスをする以前にメ
モリ・アクセス要求を発生し、ＤＭＡコントローラとメ
モリアクセスコントローラに通知する手段を備え、ＤＭ
Ａコントローラがメモリ・アクセス要求を検知してメモ
リ・アクセス・バスを開放する手段を備えたことを特徴
とし、演算プロセッサが高速にメモリ・アクセス゛する
ことができるようにしたものである。
（作 用）
演算プロセッサがメモリ・アクセスする以前にメモリ・
アクセス要求を発生して、ＤＭＡコントローラのメモリ
・アクセス及びメモリ・アクセス。
アクセス要求を発生して、ＤＭＡコントローラのメモリ
・アクセス及びメモリ・アクセス。
コントローラのメモリ・アクセス処理を抑制し、メモリ
・アクセス・バスを確保して、演算プロセッサの演算処
理速度を向上させる。
・アクセス・バスを確保して、演算プロセッサの演算処
理速度を向上させる。
（実施例）
本発明の実施例を図面によって詳述する。
第１図は本発明の実施例の構成を示したものである。
第１図において、１はメモリ・アクセス要求を発生する
手段を備えデータの演算処理を行う演算プロセッサ、２
はメモリ・アクセス要求を検知する手段を備えデータの
転送を行うＤＭＡコントローラ、３はメモリ・アクセス
要求ＡＲ及び読み出し／書き込み制御を行う制御信号様
、４はデータ転送を行うデータ線ＤＢ、５はアドレス転
送を行うアドレス線ＡＢ、 ６はデータを格納するメモ
リ・アレイ、７はメモリ・アレイ６を制御するメモリ・
アクセス・コントローラ、８は外部装置とデータ転送を
行う入出力ポートである。
手段を備えデータの演算処理を行う演算プロセッサ、２
はメモリ・アクセス要求を検知する手段を備えデータの
転送を行うＤＭＡコントローラ、３はメモリ・アクセス
要求ＡＲ及び読み出し／書き込み制御を行う制御信号様
、４はデータ転送を行うデータ線ＤＢ、５はアドレス転
送を行うアドレス線ＡＢ、 ６はデータを格納するメモ
リ・アレイ、７はメモリ・アレイ６を制御するメモリ・
アクセス・コントローラ、８は外部装置とデータ転送を
行う入出力ポートである。
第２図は、第１図における演算プロセッサがメモリ・ア
クセスする時のメモリ・アクセス要求ＡＲのタイミング
を示すタイミング図である。
クセスする時のメモリ・アクセス要求ＡＲのタイミング
を示すタイミング図である。
第２図において、バス・マスク（［３ｕ３ Ｍａｓｔｅ
ｒ）はメモリ・アクセス要求ＡＲを除く制御信号線３．
データＬＡ４及びアドレス線５（以降まとめてメモリ・
アクセス・バスと言う）を優先使用している演算プロセ
ッサ１のタイミング（ｃｐｕ）とＤＭＡコントローラ２
のタイミング（ＤＭＡＣ）を示す。
ｒ）はメモリ・アクセス要求ＡＲを除く制御信号線３．
データＬＡ４及びアドレス線５（以降まとめてメモリ・
アクセス・バスと言う）を優先使用している演算プロセ
ッサ１のタイミング（ｃｐｕ）とＤＭＡコントローラ２
のタイミング（ＤＭＡＣ）を示す。
第１図及び第２図を用いてメモリ・アクセス・バスのバ
ス・マスクのタイミングについて説明する。
ス・マスクのタイミングについて説明する。
メモリ・アクセス・バスは、通常、ＤＭＡコントローラ
２が優先使用している。ＤＭＡコントローラ２は、演算
プロセッサ１によりメモリ・アクセス開始アドレスと、
終了アドレス或いはアクセス個数を設定されると、演算
プロセッサ１の演算処理に関係無くメモリ・アクセスを
（Ｔ１以前に）開始する。演算プロセッサ１は命令に従
って順次演算処理を行い、メモリ・アクセスを伴う命令
が発生すると、メモリ・アクセス命令の実行に先駆けて
メモリ・アクセス要求ＡＲをＤＭＡコントローラ２及び
メモリ・アクセス・コントローラに与える。
２が優先使用している。ＤＭＡコントローラ２は、演算
プロセッサ１によりメモリ・アクセス開始アドレスと、
終了アドレス或いはアクセス個数を設定されると、演算
プロセッサ１の演算処理に関係無くメモリ・アクセスを
（Ｔ１以前に）開始する。演算プロセッサ１は命令に従
って順次演算処理を行い、メモリ・アクセスを伴う命令
が発生すると、メモリ・アクセス命令の実行に先駆けて
メモリ・アクセス要求ＡＲをＤＭＡコントローラ２及び
メモリ・アクセス・コントローラに与える。
ＤＭＡコントローラ２は、演算プロセッサ１からのメモ
リ・アクセス要求ＡＲを検知すると、ＤＭＡの動作中で
あってもメモリ・アクセス・バスを演算プロセッサ１が
メモリ・アクセスに必要なサイクル数バス開放を行う。
リ・アクセス要求ＡＲを検知すると、ＤＭＡの動作中で
あってもメモリ・アクセス・バスを演算プロセッサ１が
メモリ・アクセスに必要なサイクル数バス開放を行う。
又、メモリ・アクセス・コントローラ７はメモリ・アク
セス処理（メモリ・アレイ６にＤＲＡＭを用いる場合は
リフレッシュ処理など）を中断してメモリ・アクセスの
準備が終了しているので、メモリ・アクセスによる待ち
時間を必要とせずにメモリ・アクセスをすることが出来
る６ （発明の効果） 以上説明したように、本発明の演算処理装置は、演算プ
ロセッサがメモリのアクセス以前に発生するメモリ・ア
クセス要求によりメモリ・アクセス待ち時間が発生しな
い効果がある。
セス処理（メモリ・アレイ６にＤＲＡＭを用いる場合は
リフレッシュ処理など）を中断してメモリ・アクセスの
準備が終了しているので、メモリ・アクセスによる待ち
時間を必要とせずにメモリ・アクセスをすることが出来
る６ （発明の効果） 以上説明したように、本発明の演算処理装置は、演算プ
ロセッサがメモリのアクセス以前に発生するメモリ・ア
クセス要求によりメモリ・アクセス待ち時間が発生しな
い効果がある。
第１図は本発明の実施例の構成図、第２図は第１図の演
算処理装置のタイミングを示すタイミング図、第３図は
アビトレージョン回路を備えた従来の演算処理装置の構
成図、第４図は第３図の演算処理装置のタイミングを示
すタイミング図である。 １ ・・・演算プロセッサ、 ２ ・・・ＤＭＡコント
ローラ、 ３ ・・・制御信号線、 ４ ・・・データ
線、 ５ ・・・アドレス線、 ６ ・・・メモリ・ア
レイ、 ７ ・・・メモリ・アクセス・コントローラ。 特許出願人 松下電器産業株式会社 第１図 第３図
算処理装置のタイミングを示すタイミング図、第３図は
アビトレージョン回路を備えた従来の演算処理装置の構
成図、第４図は第３図の演算処理装置のタイミングを示
すタイミング図である。 １ ・・・演算プロセッサ、 ２ ・・・ＤＭＡコント
ローラ、 ３ ・・・制御信号線、 ４ ・・・データ
線、 ５ ・・・アドレス線、 ６ ・・・メモリ・ア
レイ、 ７ ・・・メモリ・アクセス・コントローラ。 特許出願人 松下電器産業株式会社 第１図 第３図
Claims (2)
- （１）データを格納するメモリと、 前記メモリをアクセスする以前にメモリ・アクセス要求
を発生してＤＭＡコントローラとメモリアクセスコント
ローラに通知する手段を備え、前記メモリに格納された
複数のデータを読み出して演算処理を行い演算の結果を
前記メモリに書き込む演算プロセッサと、 外部装置とデータの入出力を行う入出力ポートと、 前記演算プロセッサからのメモリ・アクセス要求を検知
して、前記演算プロセッサがメモリのアクセスができる
ようバスを開放する手段を備え、前記演算プロセッサの
示した制御内容に従って前記メモリと前記入出力ポート
の間でデータの転送を行うＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓ）コントローラと、 前記メモリのアクセス制御を行うメモリ・アクセス・コ
ントローラとを備え、 前記演算プロセッサがメモリのアクセスを実行する以前
に前記ＤＭＡコントローラ及び前記メモリ・アクセス・
コントローラに対してメモリ・アクセス要求を発生し、
前記ＤＭＡコントローラとのメモリ・アクセス競合及び
前記メモリ・アクセス・コントローラによりメモリ・ア
クセス処理を制御して前記演算プロセッサの演算処理速
度を向上させることを特徴とする演算処理装置。 - （２）命令を格納するメモリと、データを格納するメモ
リと、前記命令及びデータ・メモリとをそれぞれ分離さ
れたバスによりメモリ・アクセスを演算するプロセッサ
がデータを格納したメモリのアクセス以前にメモリ・ア
クセス要求を発生することを特徴とする特許請求の範囲
第（１）項記載の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23243186A JP2607073B2 (ja) | 1986-09-30 | 1986-09-30 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23243186A JP2607073B2 (ja) | 1986-09-30 | 1986-09-30 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386057A true JPS6386057A (ja) | 1988-04-16 |
| JP2607073B2 JP2607073B2 (ja) | 1997-05-07 |
Family
ID=16939157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23243186A Expired - Lifetime JP2607073B2 (ja) | 1986-09-30 | 1986-09-30 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607073B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073431A1 (fr) * | 2001-03-09 | 2002-09-19 | International Business Machines Corporation | Procede et dispositif de commande de transfert dma |
| JP2008159075A (ja) * | 1999-02-23 | 2008-07-10 | Renesas Technology Corp | 集積回路及びそれを用いた情報処理装置 |
-
1986
- 1986-09-30 JP JP23243186A patent/JP2607073B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159075A (ja) * | 1999-02-23 | 2008-07-10 | Renesas Technology Corp | 集積回路及びそれを用いた情報処理装置 |
| WO2002073431A1 (fr) * | 2001-03-09 | 2002-09-19 | International Business Machines Corporation | Procede et dispositif de commande de transfert dma |
| CN1300715C (zh) * | 2001-03-09 | 2007-02-14 | 国际商业机器公司 | 直接存储器存取传送控制方法和控制装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2607073B2 (ja) | 1997-05-07 |
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