JPS6261149A - 割り込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 共通バス方式のマルチプロセッサシステムにおいて、該
共通バスに対するアクセスが割り込みベクタ参照サイク
ルであることを判定する状態判定回路を備えており、該
状態判定回路からの変換制御信号が割り込みであること
を示した時、各プロセッサに対する外部割り込み要因と
、各プロセッサからリード／ライト可能なアドレス変換
指示レジスタの内容によって、該プロセッサから出力さ
れるアドレス線（族アドレス）の一部、又は全部を変換
する為のアドレス変換機構を設けることにより、プロセ
ッサの状態、アドレス変換指示レジスタの内容、外部割
り込み要因とにより、各プロセッサ毎の割り込みアドレ
スを動的に変更して、各プロセッサ独自の割り込みがで
きるようにしたものである。

〔産業上の利用分野〕

本発明は共通バス方式のマルチプロセッサシステムにお
ける割り込み制御方式に関する。

最近の計算機技術の進歩に伴って、各種の分野において
データの処理を計算機で行うようになり、該計算機シス
テムでの処理能力の向上が求められているが、特に割り
込み処理の多いデータ処理。

例えば、通信制御処理装置（ＣＣＰ）等におけるデータ
処理においては、この割り込み処理の効率化を図ること
により、当該通信制御処理装置（Ｃ，ＣＰ）の処理能力
を向上させることが期待できる。

〔従来の技術と発明が解決しようとする問題点〕共通バ
ス方式で、メモリを共通化したマルチプロセッサシステ
ムにおいて、割り込み時に、その割り込みレベルに応じ
た特定のアドレスの共通化メモリの内容をリードし、そ
のデータ　（割り込みベクタ）に従って、各割り込み処
理へ分岐するような方式の場合、プロセッサがマルチ接
続されていると、同一レベルの割り込み処理においては
、各プロセッサが同じアドレスのメモリ内容をリードし
てしまう為、従来方式においては、以下のような方法で
解決していた。

■　割り込みレベルを各プロセッサ毎に分割する。即ち
、一方のプロセッサで使用している割り込みレベルは、
他のプロセッサでは使用できないようにする。

■　同−割り込みレベルの中の、複数個の割り込み要因
を、各プロセッサが使用する場合、何の割り込みである
かを当該プロセッサが知ることができるように、上記共
有メモリに表示手段を設け、各プロセッサは割り込み処
理ルーチンの中で、該表示手段を検索して、何の割り込
みであるかを判断してから、実際の割り込み処理に入る
ようにしていた。

第４図は上記従来の割り込み制御方式を模式的に示した
図であって、（ａ）は割り込みレベルを各プロセッサ１
に割り当てた場合、即ち上記■のケースを示しており、
（ｂ）は共通バス６上の共有メモリ上に、各レベル毎の
割り込み要因を表示する割り込み表示レジスタを設けた
■のケースを示している。

■のケースでは、各プロセッサにおいて実行できる割り
込みレベルの数が少なくなり効率の良い割り込み処理が
困難になると云う問題があった。

■のケースにおいては、共有メモリ上に設けられている
割り込み要因表示手段（割り込み表示レジスタ）を、各
プロセッサにおいて検索する必要がある為、割り込み処
理速度が低下すると云う問題があった。

本発明は上記従来の欠点に鑑み、共通バス方式のマルチ
プロセッサシステムにおいて、該共通ハスに接続されて
いる各プロセッサが独立に、該計算機システムが持って
いる割り込みレベルを使用でき、且つ割り込み時の処理
効率を向上させる方法を提供することを目的とするもの
である。

〔問題点を解決する為の手段〕

第１図は本発明の割り込み制御方式の原理ブロック図で
ある。

本発明においては、割り込みを受け付けた時、その割り
込みレベルに応じた特定のアドレスの内容（ベクタ）を
アドレスとして、各割り込み処理ルーチンに分岐する機
能と、プロセッサ１が上記割り込みベクタをリードする
サイクルであることを判別できるプロセッサ状態情報信
号を有し、メモリ空間を共有する共通バス方式のマルチ
プロセッサシステムにおいて、該マルチプロセッサシス
テムを構成している複数個のプロセッサ１に、上記プロ
セッサ状態情報信号をデコードして、割り込みベクタ参
照サイクルであることを判定して、変換制御信号を出力
する為の状態判定回路２と。

該状態判定回路２からの変換制御信号と、各プロセッサ
に対する外部割り込み要因によって、プロセッサから出
力されるアドレス線の一部、又は全部の値を変換する為
のアドレス変換機構３と、該マルチプロセッサシステム
を構成している各プロセッサ１の内の１つを選択して、
各プロセッサ１からのアドレス線、データ線、制御線を
、上記共通バス６に流す為の共通バス切り替え回路（セ
レクタ）４とを備えると共に、各プロセッサ１からリー
ド／ライト可能なレジスタで、その内容によって、上記
アドレス変換機構３への変換指示イ言号を出力すること
のできるアドレス変換指示レジスタ５を設け、各プロセ
ッサの状態判定回路２の出力信号（変換制御信号）と、
上記アドレス変換指示レジスタ５の内容（変換指示信号
）と、上記外部割り込み要因（割り込み信号）とに基づ
いて、各プロセッサ１からの割り込みベクタアドレスの
１つを変換して共通バスに送出するように構成する。

〔作用〕

即ち、本発明によれば、共通バス方式のマルチプロセッ
サシステムにおいて、該共通バスに対するアクセスが割
り込みベクタ参照サイクルであることを判定する状態判
定回路を備えており、該状態判定回路からの変換制御信
号が割り込みであることを示した時、各プロセッサに対
する外部割り込み要因と、各プロセッサからリード／ラ
イト可能なアドレス変換指示レジスタの内容によって、
該プロセッサから出力されるアドレス線（原アドレス）
の一部、又は全部を変換する為のアドレス変換機構を設
けることにより、プロセッサの状態。

アドレス変換指示レジスタの内容、外部割り込み要因と
により、各プロセッサ毎の割り込みアドレスを動的に変
更して、各プロセッサ独自の割り込みができるようにし
たものであるので、ハードウェアの減少と１割り込み処
理速度の向上、及び処理効率の向上が図れる効果がある
。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第２図は本発明のアドレス変換機構の一実施例を示した
図であり、第３図はアドレス変換機構の具体例を示した
図である。尚、全図を通して同じ符号は同じ対象物を示
すものとする。

以下、第１図の原理ブロック図を参照しながら、第２図
、第３図によって、本発明を実施した時の割り込み制御
方式を説明する。

先ず、プロセッサ１における状態情報信号が割り込みベ
クタを参照するサイクルであることを示していると、状
態判定回路２において、割り込みを示す変換制御信号が
アドレス変換機構３に送出される。

アドレス変換機構３においては、上記変換制御信号によ
ってデマルチプレクサ３１が起動されることにより、そ
の時、冨亥デマルチプレクサ入力されている外部割り込
み要因，及びプロセッサ１によってリード、ライト可能
なアドレス変換指示レジスタ５の内容から，予め定めら
れている論理条件に従って、アドレス変換信号１〜ｎを
出力し、プロセッサ１から出力されている共通バス６に
対する原アドレスの一部（又は、全部）をアンド回路３
２で変換して、共通バス切り替え回路４に送出するよう
に機能する。

従って、第３図の具体例からも明らかな如く、同じ割り
込み要因に対しても、プロセッサ１が、例えば、アドレ
ス変換指示レジスタ５の内容をソフトウェア手段で変更
することにより、変換後アドレス（Ａ囲７〜ＡＤＯ４）
の内容を動的に変更することができ、同じ割り込み要因
に対して、各プロセッサｌの独自の割り込みアドレスを
生成することができることが理解される。

即ち、第３図（ａ）で示したアドレス変換機構３に対し
て、外部割り込み要因から割り込み信号１゜２が入力さ
れた時、アドレス変換指示レジスタ５のピッ）０．１の
内容によって、本図（ｂ）で示した真理値表が示す変換
後アドレスを生成することができる。

該変換されたアドレス情報と、図示していない制御線、
データ線が、共通バス切り替え回路４において、各プロ
セッサ１に割り当てられたタイミングで、共通バス６に
送出されることにより、各プロセッサ１毎の独自の割り
込み処理に対する起動が時分割で実行されることになる
。

このような割り込み処理を実施することにより、以下の
ような特徴が得られる。

１）　プロセッサ１の持つ割り込みレベルの数より多く
の割り込み要因を使用するシステムでは、通常割り込み
要因表示レジスタを持ち、割り込みを受け付けたプロセ
ッサが、該割り込み要因表示レジスタを読み出して割り
込み要因を解析してから、各割り込み要因に応じた処理
ルーチンへ移行していたが、本発明の割り込み制御方式
を使用することにより、割り込み要因によりてベクタア
ドレスを可変させることが可能となる為、上記割り込み
要因レジスタが不要となり、且つ該要因解析に費やして
いた時間も不要となるので、ハードウェアの減少と、処
理速度の向上が図れる。

２）　同一要因による割り込みでも、毎回処理内容が異
なるような場合、例えば、通信制御処理装置（ＣＣＰ）
でのタイマ割り込み１回線割り込み、ソフトウェア割り
込み等においては、次の同じ割り込みに対する処理内容
が予め分かっているので、従来では割り込み処理ルーチ
ン中において、「次割り込み遷移テーブル」を見るよう
にしておき、当該割り込みに入ってから該テーブルの内
容をリードして、それに従った処理に移行するような仕
組みになっていたが、本方式においては、次割り込み時
の処理開始アドレスの書かれたメモリ領域を、前述のア
ドレス変換指示レジスタ５により指定できるので、該割
り込みが発生してからその処理を行う迄の時間が短縮で
きると共に、プログラム制御によるキュー管理にも効果
的で、割り込み処理の効率化が図れる。

３）　マルチプロセッサシステムで、共有メモリ方式を
とっている為、共通バス切り替え回路（セレクタ）４が
あり、この切り替えタイミングは、プロセッサのアドレ
ス出力タイミングより遅らせるのが通常である為、上記
アドレス変換機構による時間的な遅延は、該切り替えタ
イミング内で吸収され、本方式を導入しても動作タイミ
ングに手を加える必要がない。

〔発明の効果〕

以上、詳細に説明したように、本発明の割り込み制御方
式は、共通バス方式のマルチプロセッサシステムにおい
て、該共通バスに対するアクセスが割り込みベクタ参照
サイクルであることを判定する状態判定回路を備えてお
り、該状態判定回路からの変換制御信号が割り込みであ
ることを示した時、各プロセッサに対する外部割り込み
要因と。

各プロセッサからり一ド／ライト可能なアドレス変換指
示レジスタの内容によって、該プロセッサから出力され
るアドレス線（環アドレス）の一部。

又は全部を変換する為のアドレス変換機構を設けること
により、プロセッサの状態、アドレス変換指示レジスタ
の内容、外部割り込み要因とにより、各プロセッサ毎の
割り込みアドレスを動的に変更して、各プロセッサ独自
の割り込みができるようにしたものであるので、ハード
ウェアの減少と。

割り込み処理速度の向上、及び処理効率の向上が図れる
効果がある。

【図面の簡単な説明】

第１図は本発明の割り込み制御方式の原理ブロック図。 第２図は本発明のアドレス変換機構の一実施例を示した
図。 第３図は本発明のアドレス変換機構の具体例を示した図
。 第４図は従来の割り込み制御方式を模式的に示した図。 である。 図面において、 １はプロセッサ、　　　２は状態判定回路。 ３はアドレス変換機構、３１はデマルチプレクサ３４は
共通パス切り替え回路（セレクタ）。 ５はアドレス変換指示レジスタ。 ６は共通バス。 をそれぞれ示す。 ネ （ｂ、１ ＄、４３ｉ■アＦ゛レス多ヤ５宍訂専ぐ１ルグＮ疹「〔
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Claims (1)

1. 【特許請求の範囲】 割り込みを受け付けた時、その割り込みレベルに応じた
   特定のアドレスの内容（ベクタ）をアドレスとして、各
   割り込み処理ルーチンに分岐する機能と、 プロセッサが上記割り込みベクタをリードするサイクル
   であることを判別できるプロセッサ状態情報信号を有し
   、 メモリ空間を共有する共通バス方式のマルチプロセッサ
   システムにおいて、 該マルチプロセッサシステムを構成している複数個のプ
   ロセッサ（１）に、 上記プロセッサ状態情報信号をデコードして、割り込み
   ベクタ参照サイクルであることを判定して、変換制御信
   号を出力する為の状態判定回路（２）該状態判定回路（
   ２）からの変換制御信号と、各プロセッサ（１）に対す
   る外部割り込み要因によって、プロセッサ（１）から出
   力されるアドレス線の一部、又は全部の値を変換する為
   のアドレス変換機構（３）と、 該マルチプロセッサシステムを構成している各プロセッ
   サ（１）の内の１つを選択して、各プロセッサ（１）か
   らのアドレス線、データ線、制御線を、上記共通バス（
   ６）に流す為の共通バス切り替え回路（セレクタ）（４
   ）とを備えると共に、 各プロセッサ（１）からリード／ライト可能なレジスタ
   で、その内容によって、上記アドレス変換機構（３）へ
   の変換指示信号を出力することのできるアドレス変換指
   示レジスタ（５）を設け、各プロセッサ（１）の状態判
   定回路（２）の出力信号（変換制御信号）と、上記アド
   レス変換指示レジスタ（５）の内容（変換指示信号）と
   、上記外部割り込み要因（割り込み信号）とに基づいて
   、各プロセッサ（１）からの割り込みベクタアドレスの
   １つを変換して共通バス（６）に送出するようにしたこ
   とを特徴とする割り込み制御方式。