JPH0640314B2 - マルチチヤネル共用資源プロセツサ - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は計算機アーキテクチュアに関連し、具体的には
データ・プロセッサのための多重タスキング・アーキテ
クチュアの改良に関する。

Ｂ．従来技術 多くの従来のデータ処理システムは書込可能ランダム・
アクセス・メモリ（ＲＡＭ）及びＩ／Ｏバスの様な通信
経路によって１乃至それ以上の入力／出力（Ｉ／Ｏ）装
置に接続された中央処理装置（ＣＰＵ）より成る。ＣＰ
Ｕは代表的な場合は各予定のマシン命令（機械語命令）
に対応する予じめ指定された基本的計算機動作を遂行す
る実行装置より成る。ＣＰＵは又ＲＡＭのためのマシン
命令の順次アクセスと、実行装置とＩ／Ｏバスに接続し
た種々のＩ／Ｏ装置間の通信を協調するＩ／Ｏ通信経路
インターフェイス装置も制御する。代表的な場合、実行
装置はアドレス・ポインタ・レジスタを含み、該レジス
タはバス・インターフェイス装置によってアクセスされ
るべき次のマシン命令のＲＡＭのアドレスを含んでい
る。このアドレスは実行装置によって遂行される次の計
算段階の位置として実行装置に与えられる。本明細書
で、単一の命令ポインタ・レジスタを与える事によって
生ずる単一の命令の流れはまとまったタスクを実行する
ためのまとまった命令の論理シーケンスである。

従来、マルチタスク・オペレーション・システムが、実
行装置を有し単一の命令の流れを使用するデータ処理シ
ステムに与えられている。マルチタスク・オペレーショ
ン・システムはＲＡＭ中に２つもしくはそれ以上の別個
の無関係なアプリケーション・プログラムのマシン命令
シーケンスを記憶出来る。第１のタスクは命令ポインタ
を順次インデックスして、第１のタスクを遂行するため
順次論理的に連続したマシン命令をアドレスする様にマ
ルチタスク・オペレーション・システムの制御の下で遂
行される。マルチタスク・オペレーション・システムが
ＲＡＭ中に記憶した第２のアプリケーション・プログラ
ムの実行を決定した時、第１のタスクに関連する命令ポ
インタ・レジスタの内容は記憶（保管）され、第１のタ
スクの実行中に使用中であった操作レジスタの内容も記
憶される。次にマルチタスク・オペレーション・システ
ムはアドレス・ポインタ・レジスタ中に、実行されるべ
き第２のタスクに対応するＲＡＭ中の最初の命令のアド
レスをロードし、実行装置を再始動する。次に実行装置
は第２のタスクに対応するマシン命令の論理的に連続し
たシーケンスを順次実行する。

しかし、実行装置の単一の命令流の実行を第１のアプリ
ケーション・プログラムの実行から、第２のアプリケー
ション・プログラムの実行に移行するためには移行段階
シーケンスを使用して、第１のプログラムの実行の現在
の状態を記憶しなければならない。第１のアプリケーシ
ョン・プログラムから第２のアプリケーション・プログ
ラムへの移行を短時間で行わなければならないマルチタ
スク・アプリケーションでは、この移行を実行する移行
段階は移動制御の速度に制限を与える。

Ｃ．発明が解決しようとする問題点 本発明の目的はマルチタスク・データ処理動作を遂行す
る装置を与える事にある。

本発明の他の目的は、マルチタスク環境で第１のタスク
の実行と第２のタスクの実行間の移行を高速に行う装置
を与えることにある。

本発明のさらに他の目的は、マルチタスク環境において
第１及び第２のアプリケーション・プログラム間の移行
を簡単にする技術を与えることにある。

本発明のさらに他の目的は、２つの関与タスクに対して
たえず競合する複数のプロセッサ・チャネルを与えて割
当てられたタスクを実行する技術を与えることにある。

Ｄ．問題点を解決するための手段 本発明によれば、優先順位付けられた複数のタスクを遊
休のプロセツサに分配する外部デイスパツチヤ装置に結
合されていて、プロセツサ・チヤネル中の命令ストリー
ムに割込まずに処理プロセツサ・チヤネル間で制御の移
行を達成するマルチチヤネル共用資源プロセツサは、複
数のプロセツサ・チヤネルのうちどれが優先順位に基づ
いて中央処理装置によつてサービスを受けるかを選択す
るチヤネル・スケジユール装置を含み、該チヤネル・ス
ケジユール装置によつてサービスを受けるように選択さ
れたプロセツサ・チヤネルの動作ステータスをモニタす
るための、上記中央処理装置に接続されたチヤネル・ス
テータス装置を含み、上記チヤネル・スケジユール装置
及び中央処理装置に接続され、選択された複数のプロセ
ツサ・チヤネルにより、各々、処理されるべき命令を解
読して中央処理装置を動作させるための装置を含み、上
記中央処理装置及び外部メモリの間に接続され、上記チ
ヤネル・スケジユール装置に応答してデータ・ブロツク
を外部メモリとの間で授受するための装置を含み、各プ
ロセツサ・チヤネルのための各命令サイクルを複数のフ
エイズに細分するためのマルチフエイズ・クロツクを発
生する装置を含んでいる。

更に、上記マルチフエイズ・クロツクのフエイズは、２
つのプロセツサ・チヤネルがメモリ・アクセス及び中央
処理装置アクセスに関して、各フエイズ内においては相
互に排他的に、そして、隣接フエイズ間においては交互
に、インタリーブ方式で同時に動作するように偶区画及
び奇区画に分割されており、 上記チヤネル・スケジユール装置は、どのプロセツサ・
チヤネルが次の命令サイクル間、偶区画及び奇区画にお
ける動作で競合するかを決定する競合論理装置を含んで
おり、 複数のプロセツサ・チヤネルが偶及び奇の区画を有する
各マルチフエイズ命令実行サイクルを共用する事を特徴
とする。

外部デイスパツチヤ（タスク指名装置）が優先順位の異
なるタスクを複数個、例えば８個の命令ストリームに分
配する。命令実行装置は命令ストリーム間を切換えて最
高の優先順位を有するタスクにサービスする。命令実行
装置は複数（例えば８）のフエイズに分割されているマ
ルチフエイズ命令サイクルの下に動作し、２つの同時タ
スクがマルチフエイズ命令サイクルを共用する様になつ
ている。マルチ命令サイクルは偶区画及び奇区画に平等
に分割されている。次に命令ストリームは偶区画もしく
は奇区画を競合して、夫々の命令ストリームに割込てら
れたタスクを実行する。

最初の区画、例えば偶区画の実行中に、実行装置はこの
命令ストリームに関連する命令を実行する。より高い優
先順位の第２のタスクがその後デイスパツチヤによつて
命令ストリームに割当られた時、実行装置は次の命令サ
イクルの始めにこの高い優先順位のタスクに制御を移
し、第１のタスクの実行を延期し、第１のタスクに関連
する専用ハードウエア（例えばプログラム・カウンタ、
作業レジスタフラグ・レジスタなど）はそのままの状態
に保持される。次に制御は、第２のタスクに関連するハ
ードウエア又は処理ストリーム（第２のフラグ・レジス
タ、第２のプログラム・カウンタ、その作業レジスタな
ど）に移行する。

各プロセツサ・チヤネルは、マルチフエイズの各命令サ
イクルの間各命令実行のため競合しない限り、偶区画又
は奇区画のいずれにも割当てることができる。異なるタ
スクを実行するように割当てられた２つのプロセツサ・
チヤネルは、各々、偶及び奇の両区画を利用して各１個
の命令を実行する。前述のように、この命令サイクル
は、メモリ及び中央処理装置を最大限に利用するため、
複数個のフエイズ（区画）に分割されている。偶及び奇
の両区画の一方がメモリ及びその関連レジスタにアクセ
スしている時、他方の区画が中央処理装置を利用でき
る。この結果、パイプライン型のセツト／実行の命令構
造を利用することなく、全メモリ帯域及び中央処理装置
を効率よく使用できる。

Ｅ．実施例 第１図を参照すると、データ処理システム１０は複数の
タスク待ち行列（ＴＱ）１２、デイスパッチャ（タスク
指名装置）１４、マルチチャネル共用資源プロセッサ
（ＭＳＲＰ）１６の様な実行装置及びメモリ装置１８を
含む。ＭＳＲＰ１６は８個の別個のプロセッサ・チャネ
ルＰＯ乃至Ｐ７を含み、これ等はメモリ装置１８及び中
央処理装置（ＣＰＵ）２０を使用する。デイスパッチャ
１４はタスク待ち行列に現われる異なる優先順位のタス
クをプロセッサ・チャネルＰＯ乃至Ｐ１に分配する。Ｍ
ＳＲＰ１６は命令サイクル中に処理チャネル間を切替え
最高の優先順位を有するタスクにサービスする。ＭＳＲ
Ｐ１６はさらに８個のプロセッサ・チャネルＰＯ乃至Ｐ
７に関係する８個のプログラム・カウンタを含む。各プ
ロセッサ・チャネルはその夫々のプログラム・カウンタ
を使用して命令ストリームを保持する。このアーキテク
チュアによって第１のタスクに作業を行っている単一の
プロセッサ・チャネル中の命令ストリームに割込む必要
がなく、第２のタスクへのコンテキスト切替えが可能に
なる。命令サイクルはメモリ装置１８から符号化された
命令を読取る事によって開始し、命令を実行し、メモリ
装置１８のプロセッサ・チャネルの専用セクション及び
ＣＰＵ２０中のプロセッサ・チャネルの専用セクション
中に情報を記憶して終る。この様に各命令サイクルは８
個のプロセッサ・チャネルＰ０乃至Ｐ７の間で共用する
ＣＰＵ２０の資源中に残留情報を記憶する事なく終了
し、従って他のプロセッサ・チャネルの命令ストリーム
に瞬時に切替が可能である。

ＣＰＵ２０を完全に利用するために、ＭＳＲＰ１６は最
高の優先順位を有する２つの異なるプロセッサ・チャネ
ルからの２つの命令の同時実行を容易にする。ＭＳＲＰ
１６の命令サイクルは８個のフェイズを有するマルチフ
ェイズ・サイクルに分割されている。上述のように、Ｍ
ＳＲＰ１６は２つのプロセッサ・チャネルがこのマルチ
フェイズ・サイクルを共用して各プロセッサ・チャネル
が全命令を実行する。マルチフェイズ・サイクルは偶区
画及び奇区画に平等に分割される。８個のプロセッサ・
チャネルＰ０乃至Ｐ７の各々は偶区画もしくは奇区画の
どちらにでも割当てる事ができる。偶区画及び奇区画は
第１表に示した様にマルチフェイズ・サイクル中にメモ
リ装置１８及びＣＰＵ２０を共用する。ＭＳＲＰ１６は
すべてのメモリ動作がＣＰＵ動作と排他的である様に設
計されている。マルチフェイズ・サイクル中の同時命令
実行はＭＳＲＰ１６のスループットを効果的に２倍に
し、メモリ装置１８及びＣＰＵ２０の効率を２倍にす
る。

第２図を参照すると、ＭＳＲＰ１６の詳細なブロック図
が示されている。メモリ装置１８はプロセッサ・チャネ
ルＰ０乃至Ｐ７のためのマイクロ命令メモリ、及び作業
メモリもしくはキャッシュ・メモリとして働く。マイク
ロ命令メモリはメモリ装置１８の前部セクションを占
め、８個のプロセッサ・チャネルによって共用される。
メモリ装置１８の最後のセクションはプロセッサ・チャ
ネルの作業メモリに使用される。メモリ装置１８のキャ
ッシュ・メモリ・セクション中に記憶されたオペランド
は１６ビット幅であり、プロセッサ・チャネルＰ０乃至
Ｐ７に関連するデータ・ストリームに適合するようにな
っている。プロセッサ・チャネルＰ０乃至Ｐ７の各々は
使用がキャッシュ・メモリのそれ自身の専用セクション
に制限されている。

プロセッサ・チャネルＰ０乃至Ｐ７の各々の動作中は次
の４つの状態のうちの１つにある。

実行中：プロセッサ・チャネルは現在偶区画もしくは奇
区画を実行中である。

完了：プロセッサ・チャネルを作業に使用出来る。

非実行中：プロセッサ・チャネルはプログラムを実行中
であるが現在区画を競合している。

ブロック：プロセッサチャネルがブロックの転送を待っ
ている。

チャネル・ステータス回路２２はプロセッサ・チャネル
Ｐ０乃至Ｐ７をモニタし、どの状態でプロセッサ・チャ
ネルが動作中であるかを判断する。１つの状態から他の
状態にプロセッサ・チャネルＰ０乃至Ｐ７が遷移する６
つの相互に排他的な事象が存在する。次の表はプロセッ
サ・チャネルＰ０の場合について示す。

ＮＯＰ−チャネルＰ０に何事も生じない。

ＤＩＳ−チャネルＰ０が指名される。

ＢＬＫ−チャネルＰ０がブロック命令を実行する。

ＢＭＣ−チャネルＰ０がブロック移動を完了する。

ＷＩＮ−チャネルＰ０が区画を取得する。

ＳＴＰ−チャネルＰ０が停止命令を実行する。

プロセッサ・チャネルＰ０乃至Ｐ７の各々は各命令サイ
クルの終りに状態を変更することができる。これ等の相
互に排他的な事象がどの様にプロセッサ・チャネルの状
態を変えるかを第３図の状態図に示す。プロセッサ・チ
ャネルＰ０乃至Ｐ７のすべてはリセットによって完了状
態に強制できる。

再び第２図を参照すると、チャネル・スケジュール回路
２４はデイスパッチャ装置１４（第１図）からタスクの
優先順位を、又チャネル・ステータス回路２２からプロ
セッサ・チャネル状態情報を受取り、ＭＳＲＰ１６の段
取を決めて最高の優先順位を有するタスクを実行する。
適当な状態にあるプロセッサ・チャネルＰ０乃至Ｐ７は
命令サイクルＮ＋１のための偶及び奇区画を求めて命令
Ｎ中に競合する。チャネル・スケジュール回路２４は又
どのプロセッサ・チャネルが偶及び奇区画を実行中であ
るかを示す２つの３ビット・プロセッサ・チャネル選択
信号をＭＳＲＰ１６の他の回路に供給する。

命令デコード回路２６は各命令サイクル中に２つの３２
ビット命令をデコードする。偶及び奇区画に関連する命
令は命令サイクルの夫々フエイズ０及び１中にメモリ装
置１８から取出される。これ等の命令は別個に夫々のレ
ジスタ中にラッチされ、命令サイクルの残りの間安定に
保持される。次に命令デコード回路２６は交互にこれ等
の２つの命令に関する情報をＣＰＵ２０に転送し、適切
なＣＰＵ制御信号を与える。制御信号は夫々のオペラン
ドと協調する２つのユニークなインターリーブ命令を効
率的に行う。

メモリ・インターフェイス回路２８はメモリ装置１８か
らの読取り、これえの書込み及びアドレス指定を行う。
上述の様にメモリ装置１８は又マイクロ命令メモリ及び
プロセッサ・チャネルの専用作業メモリ即ちキャッシュ
・メモリとしての働きもする。メモリ・インターフェイ
ス回路２８は偶及び奇区画上で動作する２つの命令のマ
ルチフェイズ命令サイクルを機能としてメモリ装置１８
のデータの流れの方向及びアドレス指定を制御する。再
び第１表を参照するとメモリ・インターフェイス回路２
８の活動は１命令サイクルについて定義されている。フ
ェイズ０及び１中、夫々の偶及び奇区画はメモリ装置か
ら命令を読出す。フェイズ２及び３はブロック移動コン
トローラ３０（第２図）によるデータのブロック転送に
当てられる。フェイズ４乃至７中、メモリ・インターフ
ェイス回路２８の活動は交互に偶及び奇区画上で動作す
る命令ストリームによって制御される。

第２図を参照するに、ブロック移動コントローラ３０は
偶及び奇区画上で動作する２つの命令ストリームの要求
に応答して、制御インターフェイス３４を介して外部装
置（図示せず）と通信する。外部装置は夫々のプロセッ
サ・チャネルＰ０乃至Ｐ７と関連するメモリ装置１８の
キャッシュ・メモリ・セクションに対してアドレス指
定、読取り及び書込みを行う。外部装置はメモリ装置１
８のキャッシュ・メモリ・セクションとはるかに大きな
大域メモリ（図示せず）間でデータ・ブロックを移動す
るのに使用される。ブロック移動パラメータは選択した
プロセッサ・チャンネルが区画を解放する前に夫々のプ
ロセッサ・チャンネルの専用作業レジスタに記憶され
る。外部装置は命令サイクルのフェイズ２及び３にだけ
メモリ装置１８に対して読取り、書込み及びアドレス指
定を行うことができる。

外部装置がデータを転送する準備状態にあり、少なくと
も１個のプロセッサ・チャンネルがブロック状態で待機
していると、ブロック移動コントローラ３０がチャンネ
ル・スケジュール回路２４の出力をサンプルして、ブロ
ック状態にあるどのプロセッサ・チャネルが最高の優先
順位を有するかを決定する。次にブロック移動コントロ
ーラ３０はプロセッサ・チャネルの作業レジスタから、
選択したプロセッサ・チャネルがブロック状態に入る前
に記憶したブロック移動パラメータを取出す。ブロック
移動パラメータはブロック移動の方向、ワードの数及び
関連するキャッシュ・メモリと大域メモリの両方の開始
アドレスを指定する。ブロック移動パラメータはメモリ
・データ・バス３６を介して命令サイクルのフェイズ２
及び３中に外部装置に転送される。次にブロック移動コ
ントローラ３０は命令サイクルのフェイズ２及び３中に
メモリ・データ・バス３６を高インピーダンス状態にし
て、この間にそのチャネルの関連キャッシュ・メモリの
セクションにデータを入出力する。制御信号インターフ
ェイス３４を介して「ブロック移動完了（ＢＭＣ）」信
号を受取ると、ブロック移動コントローラ３０はチャネ
ル・ステータス回路２４に対してブロック転送を完了し
たプロセッサ・チャネルがブロック移動完了（ＢＭＣ）
を発してプロセッサ・チャネルがブロック状態から非実
行状態に変更するように知らせる。次にプロセッサ・チ
ャネルは偶もしくは奇区画を競合してその命令サイクル
を完了する。タイミング発生回路１００については後述
する。

［中央処理装置２０］ 第４図を参照するに、ＣＰＵ２０は８個のすべてのプロ
セッサ・チャネルＰ０乃至Ｐ７によって共用される回路
要素及びプロセッサ・チャネルに各固有の回路要素を含
んでいる。８個すべてのプロセッサ・チャネルＰ０乃至
Ｐ７によって共用される回路要素は破線で囲まれてい
る。演算論理装置（ＡＬＵ）５０は５つの１６ビット・
ポートＡ、Ｂ、Ｌ、Ｄ及びＰＣ間で、マイクロプログラ
ムで制御される動作を遂行する組合せ回路網（図示され
ず）を含む。破線の外部の、例えば１対（Ａ、Ｂ）のラ
ンダム・アクセス・メモリ（ＲＡＭ）回路５２及び５
４、複数のプログラム・カウンタ５６及び複数のフラグ
論理回路５８の如き回路要素は８個のプロセッサ・チャ
ネルＰ０乃至Ｐ７を互いに排他的にするために８つに分
割されるか、８個同じものが存在する。ＲＡＭ回路５２
及び５４は次の第２表に示すように夫々のプロセッサ・
チャネルＰ０乃至Ｐ７のための作業レジスタとして分割
されている。ＲＡＭ回路５２及び５４をアドレス指定す
る場合の、合成アドレスはチャンネル・スケジュール回
路２４によって発生される３ビットのチャネル選択信号
及びマイクロ命令中の一意的な３ビット・フィールドか
らのレジスタ選択ビットより成る。図中Ｃはレジスタ
を、ＭＵＸはマルチプレクサを示す。

第３表及び第４表を参照すると、ＭＳＲＰ１６のプログ
ラムとして使用される２つの３２ビット命令のフォーマ
ットが示されている。演算フォーマット（第３表）中の
命令はプログラム・カウンタ５６のうちの選択された１
つが次の順番の命令に進む事を示している。演算フォー
マットの命令の最初の２４ビットは命令サイクルの８つ
のフェイズを通して制御を確立するのに使用される。残
りの８ビットはオペランドのアドレス指定及び演算動作
のためのリテラル・ストリングとして使用される。偶区
画のためのＣＰＵ２０、メモリ装置１８、ＲＡＭ回路５
２及び５４の作業レジスタの活動を説明する詳細なフェ
イズ・マップを第５表に示す。即値フォーマット（第４
表）中の命令はプログラム・カウンタ５６のうち選択さ
れたものが次の順番の命令に進まない事を示す。

即値フォーマット中の命令の最初の１２ビットは分岐、
呼出し、ループ、停止もしくはブロック転送、条件付き
動作が遂行される時に使用されるテスト・フラッグ及び
フラッグ論理装置３８中に含まれるフラッグ・レジスタ
のうちどれがセットされるかもしくはクリアされるかの
如き遂行さるべき動作の型を示す。即値フォーマットの
命令の最後の１６ビットはマイクロ・メモリのアドレス
指定のためのリテラル・ストリングとして使用される。

［タイミング発生回路１００］ 第５図を参照すると、タイミング発生回路１００は第５
表に示したマルチフェイズ命令を具体化するＭＳＲＰ１
６を介して使用される複数の信号Ｋ０乃至Ｋ２及び複数
のゲーテッド・クロック信号Ｃ０乃至Ｃ７を発生する。
システム・クロック信号Ｂ及びＣは夫々１個のドライバ
１０２及び１０４に送られる。システム・クロック信号
Ｂは又カウンタ１０６に送られる。システム・クロック
信号ＣはＮＯＲゲート１０８及び１１０を介してカウン
タ１０６に送られる。カウンタ１０６からの３ビット出
力はフェイズ信号Ｋ０、Ｋ１及びＫ２としてドライバ１
１２に送られる。フェイズ信号Ｋ０、Ｋ１及びＫ２は第
６図に示した様にマルチフェイズ命令サイクルを決定す
る。カウンタ１０６の出力の補数はドライバ１１４を通
してフェイズ信号▲▼、▲▼及び▲▼とし
て送られ、又複数のＮＯＲゲート１１６Ａ乃至１１６Ｈ
の入力に送られる。システム・クロック信号ＣはＮＯＲ
ゲート１１６Ａ乃至１１６Ｈをイネーブルして第６図に
示したような複数のゲーテッド・クロックＣ０乃至Ｃ７
を発生する。

［チャネル・ステータス回路２２］ 第７ａ図乃至第７ｅ図及び第６表を参照すると、チャネ
ル・ステータス回路２２がチャネル・スケジュール回路
２４をモニタしてプロセッサ・チャンネルＰ０乃至Ｐ７
がどの状態で動作しているかを決定する事がわかる。上
述の様に、４つの状態は完了、実行中、ブロック及び非
実行中である。プロセッサ・チャネルを１つの状態から
他の状態に移行させるためには、次の６個の相互に排他
的な事象のうち１つが生じなければならない。これ等の
事象は第３図に示した様に（１）プロセッサ・チャネル
が指名されなければならない（ＤＩＳ）（２）プロセッ
サ・チャネルがブロック命令を実行する（ＢＬＫ）、
（３）プロセッサ・チャネルがブロック移動を完了する
（ＢＭＣ）、（４）プロセッサ・チャネルが区画を取得
する（ＷＩＮ）、（５）プロセッサ・チャネルが停止命
令を実行する（ＳＴＰ）もしくは（６）プロセッサ・チ
ャネルに対して何事も生じない（ＮＯＰ）である。

上述の如く、タスクを８個のプロセッサ・チャネルＰＯ
乃至Ｐ７に分配するディスパッチャ（第１図）はタスク
割当てを受取ったプロセッサ・チャネルを示す３ビット
２進コードを指名（イネーブル）信号と共にデコーダ２
００（第７ａ図）に送る。デコーダ２００はディスパッ
チャ１４に応答して、ディスパッチャによって選択され
たプロセッサ・チャネルに応答して、その８個の出力の
うちの１つ（Ｐ０ＤＩＳ等）の上に低レベル信号を発生
する。ブロック移動コントローラ３０は又デコーダ２０
２（第７ｂ図）に対しブロック移動完了（ＢＭＣ）信号
を、現在、ブロック移動コントローラ３０によってサー
ビスされているプロセッサ・チャネルを示す３ビット２
進コードとともに発生する。デコーダ２０２はその８個
の出力の１つ（ＰＯＢＭＣ等）上に低レベル信号を発生
し、データのブロック移動を完了したプロセッサ・チャ
ネルＰ０乃至Ｐ７を示す。

チャネル・ステータス回路２２は又チャネル・スケジュ
ール回路２４（第２図）から、どのプロセッサ・チャネ
ルＰ０乃至Ｐ７が現在偶及び奇区画上で動作しているか
を示す８者択１のアクティブな離散的低レベル信号を受
取る。偶及び奇区画を表わす離散的信号は夫々レジスタ
２０４及び２０６（第７ｃ図）中に記憶されている。さ
らに命令デコーダ２６（第２図）はチャネル・ステータ
ス回路２２にどの区画がブロック転送を要求している
か、及びどの区画が停止命令を実行しているかを示す信
号を発生する。偶実行及び奇実行離散的信号並びに命令
デコーダ２６によって発生された信号はＮＯＲゲートを
含む組合せ論理回路２０８（第７ｃ図）に送られ、偶も
しくは奇区画上で選択されたプロセッサ・チャネルが停
止命令を実行したか（ＰＯＳＴＰ等）、或いは偶もしく
は奇区画上で選択されたプロセッサ・チャネルがブロッ
ク転送を要求したか（Ｐ０ＢＬＫ等）を示す適切な信号
を発生する。論理回路２０８に関連する出力信号のすべ
てはアクティブな低レベル信号である。

上述の如く、プロセッサ・チャンネルＰ０乃至Ｐ７は偶
区画もしくは奇区画で動作を行う。従って、出力、例え
ば出力Ｐ０ＳＴＰを発生するためには、論理回路２０８
はプロセッサ・チャネルＰ０が偶区画もしくは奇区画上
で動作しているという条件を満足しなければならない。
プロセッサ・チャネルＰ０が偶区画で動作している時は
レジスタ２０４のビット０だけが下位レベルにある。レ
ジスタ２０４のビット０（ＥＥＤＣ）と命令デコーダ２
６によって発生された「偶区画が停止を実行」信号とで
ＮＯＲ機能が遂行される。プロセッサ・チャネルＰ０は
交互に奇区画上でも動作する。従ってＮＯＲ機能は論理
回路２０８中でレジスタ２０６のビット０（ＯＥＤ０）
と命令デコーダ２６によって発生された「奇区画が停止
を実行」信号とで遂行される。これ等の２つのＯＲ機能
の出力はＮＯＲゲートの入力に送られる。ＮＯＲゲート
の出力はＰ０ＳＴＰである。同様な回路が出力Ｐ１ＳＴ
Ｐ及びＰ７ＳＴＰを与えるために論理回路２０８に含ま
れる。出力Ｐ０ＢＬＫ乃至Ｐ７ＢＬＫも同じ様な回路を
使用して発生される。しかしながらＯＲ機能は「奇区画
がブロックを要求」信号、「偶区画がブロックを要求」
信号と夫々レジスタ２０４及び２０６からの適切なビッ
ト間で遂行される。

偶実行及び奇実行離散（ＥＥＤ及びＯＥＤ）信号は論理
回路２１０（第７ｄ図）に送られ、夫々プロセッサ・チ
ャネルＰ０乃至Ｐ７のためのＷＩＮ（取得）信号を発生
する。論理回路２１０はブール式ＡＢ＋Ａ′Ｂ′を満足
する複数の一致回路をその中に含んでいる。同じ回路が
プロセッサ・チャネルＰ１乃至Ｐ７のために論理回路２
１０中に含まれる。

チャネル・ステータス回路２２は又プロセッサ・チャネ
ルＰ０乃至Ｐ７に関連する複数の状態論理回路２１２を
含んでいる。（２１２ａ１個だけを示す）。状態論理回
路２１２は夫々のプロセッサ・チャネルＰ０乃至Ｐ７の
ための次の状態信号Ｎ０、Ｎ１を発生する。すべての状
態論理回路２１２は図式的に同一であるので、説明はプ
ロセッサ・チャネルＰ０に関する状態論理回路２１２ａ
だけについて行う。上述のように、プロセッサ・チャネ
ルＰ０乃至Ｐ７は４つの状態のうちの１つで動作する。
この４つの状態及びその２進表記は完了（００）、実行
中（０１）、ブロック（１０）及び非実行中（１１）で
ある。第６表を参照するに、状態論理回路２１２ａによ
って発生するプロセッサ・チャネルＰ０の現在の状態即
ちステータス信号（Ｓ０、Ｓ１）、デコーダ２００及び
２０２、論理回路２０８及び２１０によって発生され
る、ステータス信号に関連のある相互に排他的事象並び
に状態論理回路２１２ａによって発生される次の状態
（Ｎ０、Ｎ１）を説明する真理表が示されている。又第
３図を参照して、プロセッサ・チャネルＰ０は完了（０
０）状態にあるものとする。デコーダ２００がＰ０ＤＩ
Ｓ出力線上に低レベル信号を発生したとすると、プロセ
ッサ・チャネルＰ０が指名され、非実行中（１１）状態
に変化する。プロセッサ・チャネルＰ０が実行中（０
１）状態に移行するためには、偶区域もしくは奇区域を
競合して、取得しなければならない。一度実行状態にな
ると、プロセッサ・チャネルＰ０は実行中の命令がブロ
ックの転送を要求するものである時はブロック（１０）
状態に移動する。プロセッサ・チャネルＰ０は次にブロ
ック状態に入る前にその作業レジスタ中にブロック移動
パラメータを記憶する。これ等のパラメータはブロック
転送の方向、転送すべきワードの数、その出発アドレス
を含む。その後論理回路２０８（第７ｃ図）がプロッセ
サ・チャネルＰ０がブロック命令を実行中である事を示
す信号を発生する。この信号は状態論理回路回路２１２
Ａに送られ、プロセッサ・チャネルＰ０はブロック（１
０）状態に状態を変化する。ブロック移動コントローラ
３０はチャネル・スケジュール回路２４の出力をサンプ
ルして、ブロック状態にあるプロセッサ・チャネルのう
ちどれが最高の優先順位を有するかを決定する。次にブ
ロック移動コントローラ３０はパラメータを選択された
プロセッサ・チャネルのキャッシュ・メモリから取出し
て、これ等のパラメータをメモリ・データ・バス３６を
介して外部装置に転送する。メモリ・データ・バス３６
はブロック転送が完了した事を示すブロック移動完了
（ＢＭＣ）信号が検出される迄高インピーダンス状態に
置かれる。次にデコーダ２０２は信号を状態論理回路２
１２Ａに送り、プロセッサ・チャネルＰ０の状態を非実
行中（１１）状態に変更する。プロセッサ・チャネルＰ
０は偶区画もしくは奇区画を求めて再び競合して、実行
中（０１）状態に戻る。最後にプロセッサ・チャネルＰ
０は停止（ＳＴＰ）命令を実行して完了（００）状態に
移行する。

上述のように、指名番号（ＰＯＤＩＳ）、ブロック移動
完了信号（ＰＯＢＭＣ）、停止信号（ＰＯＳＴＰ）、ブ
ロック信号（ＰＯＢＬＫ）及び区画取得信号（ＰＯＷＩ
Ｎ）は状態論理回路２１２Ａ（第７ｅ図）に送られ、プ
ロセッサ・チャネルＰＯの現在状態信号（Ｓ０、Ｓ１）
及び次の状態信号（Ｎ０、Ｎ１）が発生される。次の状
態信号（Ｎ０、Ｎ１）はゲーテッド・クロックＣ０の制
御によってレジスタ２１４ａにロードされ、プロセッサ
・チャネルＰ０の現在の状態信号（Ｓ０、Ｓ１）にな
る。現在の状態信号（Ｓ０、Ｓ１）は次に競合論理回路
２２０（第８図）に送られ、プロセッサ・チャネルＰ０
が次の命令サイクル中に偶区画、奇区画を競合している
か、ブロック移動コントローラ３０によるサービスを求
めているかが決定される。

［競合論理回路２２０］ 第８図を参照するに、チャネル・スケージュール回路２
４の一部である競合論理回路２２０はプロセッサ・チャ
ネルＰ０乃至Ｐ７のうちどれが次の命令サイクル中に偶
区画、奇区画もしくはブロック移動コントローラ３０に
よるサービスを競合しているかを決定する。チャネル・
スケジュール回路２４は８個のプロセッサ・チャネルＰ
０乃至Ｐ７に関連し、電気的にプロセッサ・チャネルＰ
０について示した回路２２０と同じである全部で８個の
競合論理回路（１つだけ示す）を含んでいる。命令サイ
クルのフェイズ０及び１中に、命令デコーダ２６は偶解
放警告（ＥＲＷ）信号及び奇解放警告（ＯＥＷ）信号を
発生する。これ等の警告信号は偶及び奇区画で動作する
プロセッサ・チャネルが現在の命令サイクル中にブロッ
ク命令もしくは停止命令のいずれかを実行していること
を示す。従って、これ等のプロセッサ・チャネルは次の
命令サイクル中に偶及び奇区画を再競合しない。

競合論理回路２２０は又入力としてプロセッサ・チャネ
ルＰ０が現在夫々偶もしくは奇区画のどちらで動作中で
あるかを示す離散信号（ＥＥＤ０、ＯＥＤ０）を有す
る。もしプロセッサ・チャネルＰ０が現在偶区画もしく
は奇区画上で動作していて、偶解放警告信号もしくは奇
解放警告信号が発生されると、論理回路２２２はプロセ
ッサ・チャネルＰ０が次の命令サイクル中に偶区画もし
くは奇区画を求めて競合しない事を示す低レベル信号を
発生する。論理回路２２２によって発生した低レベル信
号はＮＯＲゲート２２４乃至２２８に送られ競合信号の
発生を禁止する。プロセッサ・チャネルＰ０のステータ
ス信号（Ｓ０、Ｓ１）フェイズ信号Ｋ０及びＫ１、プロ
セッサ・チャネルＰ０に関連する偶実行離散信号、プロ
セッサ・チャネルＰ０に関連する奇実行離散信号及びＰ
０偶競合取得（ＷＥＣＯ）信号はＮＯＲゲート２２４乃
至２２８のうち選択したＮＯＲゲートに送られる。高レ
ベル信号は次のゲートの出力に発生される。(1)Ｐ０が
偶区画で動作していて偶区画を求めて再競合した時のＮ
ＯＲゲート２２４(2)プロセッサ・チャネルＰ０が非実
行中状態にあり、Ｐ０が偶区画を競合した時のＮＯＲゲ
ート２２５(3)Ｐ０が奇区画で動作していて、奇区画を
再競合した時のＮＯＲゲート２２６(4)Ｐ０が偶区画の
競合に破れ、奇区画を競合した時のＮＯＲゲート２２
７、(5)プロセッサ・チャネルＰ０が非実行中状態にあ
りＰ０が偶区画を取得しない時に奇区画を競合した時の
ＮＯＲゲート２２８。ＮＯＲゲート２２３乃至２２８の
出力信号はＮＯＲゲート２２９の入力に送られ、ＮＯＲ
ゲート２２９はプロセッサ・チャネルＰ０が競合する時
は低レベルにあり、プロセッサ・チャネルＰ０が競合し
ない時は高レベルになる競合信号ＰＯＧＡＴＥを発生す
る。論理回路２２０と同じ回路が競合信号Ｐ１ゲート乃
至Ｐ７ゲートを発生する。

［チャネル・スケジュール回路２４］ 第９ａ図乃至第９ｄ図を参照すると、チャネル・スケジ
ュール回路２４はディスパッチャ１４及び競合論理回路
２２０からの入力を受取る。プロセッサ・チャネルＰ０
乃至Ｐ７に割当てられたタスクに関連する優先順位信号
はプロセッサ・チャネルＰ０乃至Ｐ７が指名された時
に、夫々レジスタ２３０ａ乃至２３０ｈ（第９ａ図）に
ロードされる。この優先順位信号及び競合論理回路２２
０によって発生した競合信号がＮＯＲ論理回路２３２
（第９ｂ図）の入力に送られ、ＮＯＲ論理回路２３２は
出力ＡＨＢ０乃至ＡＨＢ５を発生する。ＮＯＲ論理回路
２３２の出力上に現われる低レベル信号は競合中のプロ
セッサ・チャネルＰ０乃至Ｐ７の１個もしくはそれ以上
の夫々のビット０乃至５が高レベルを有する事を示す。
例えば出力ＡＨＢＯ上に現われる低レベル信号はチャネ
ルＰ０乃至Ｐ７の１つもしくは２以上が高レベル状態の
ビット０乃至５を有することを示す。ＮＯＲ論理回路２
３２中に含まれる論理装置の第１のレベルは次の命令サ
イクル中に競合しないプロセッサ・チャネルＰ０乃至Ｐ
７をマスクするのに使用される。第１のレベルに応答す
るＮＯＲ論理回路２３２中の論理回路の第２のレベルは
競合中のプロセッサ・チャネルの１つもしくはそれ以上
が高レベル状態にある夫々のビットを有するかどうかを
判断する。

ＮＯＲ論理回路２３２の出力ＡＨＢ０乃至ＡＨＢ５は夫
々プロセッサ・チャネルＰ０乃至Ｐ７の各々に関連する
優先順位ビットとともにＮＯＲ論理回路２３４（第９ｃ
図）の入力に送られる。ＮＯＲ論理回路２３４中に含ま
れる論理回路の第１のレベルはＮＯＲ論理回路２３２の
選択された入力に送られる出力を発生する。従ってＮＯ
Ｒ論理回路２３４はプロセッサ・チャネルＰ０乃至Ｐ７
に関連する優先順位ビットをビット０からビット５の順
に比較することができる。ＮＯＲ論理回路２３４の出力
ＰＯＷＩＮ乃至Ｐ７ＷＩＮ上に生ずる高レベル信号は夫
々のプロセッサ・チャネルが区画を競合によって勝取っ
たことを示す。

出力ＰＯＷＩＮ乃至Ｐ７ＷＩＮはエンコーダ２３６（第
９ｄ図）に送られ、取得プロセッサ・チャネルを示す３
ビット２進コードが発生される。２以上のプロセッサが
同一の優先順位を有することも考えられる。この場合
は、エンコーダ２３６は最小の番号を有するプロセッサ
・チャネルに向ってバイアスする様に設計されている。
例えばプロセッサ・チャネルＰ０がプロセッサ・チャネ
ルＰ３と同じ優先順位を有する時はプロセッサ・チャネ
ルＰ０が取得する。出力ＰＯＷＩＮ乃至Ｐ７ＷＩＮは又
ＮＯＲゲート２３８の入力に送られる。ＮＯＲゲート２
３８はプロセッサ・チャネルＰ０乃至Ｐ７の１つが競合
を勝取った時に低レベル信号を発生し、どのプロセッサ
・チャネルも競合しない時に高レベル信号を発生する。
エンコーダ２３６からの２進出力及びＮＯＲゲート２３
８からの出力信号は夫々ゲーテッド・クロック信号Ｃ
３、Ｃ５及びＣ７の制御によってレジスタ２４０、２４
２及び２４４に記憶される。上述の如く、チャネル・ス
ケジュール回路２４は又ブロック状態にあるプロセッサ
・チャネルＰ０乃至Ｐ７のうちどれが最高の優先順位を
有するかを決定する。ブロック状態にある取得プロセッ
サ・チャネルの２進コードは命令サイクルのフェイズ３
の終りにレジスタ２４０中に記憶される。命令サイクル
のフェイズ５の終りに、エンコーダ２３６の出力上に現
われる２進コードは偶区画が取得プロセッサ・チャネル
を示す。レジスタ２４２の出力はデコーダ２４６に送ら
れ、デコーダ２４６は８者択１の取得偶競合出力ＷＥＣ
０乃至ＷＥＣ７を発生する。取得偶競合信号は競合論理
回路２２２（第８図）に送られる。競合論理回路２２２
は偶区画を取得したプロセッサ・チャネルを奇区画を取
得したプロセッサ・チャネルから除外する。偶区画の取
得プロセッサ・チャネルを表わす２進コードも又命令サ
イクルのフェイズ６の終りにレジスタ２４８に記憶され
る。

奇区画を競合している残りのプロセッサ・チャネルが存
在する場合には奇区画の取得プロセッサ・チャネルを表
わすコードがフェイズ７の終りにレジスタ２４４に記憶
される。レジスタ２４４及び２４８に記憶されていて、
その後奇チャネル選択信号及び偶チャネル選択信号と呼
ばれる２進コードは夫々デコーダ２５０及び２５２に送
られる。これ等のデコーダ夫々８ビットの奇実行離散信
号（ＥＥＤ）及び偶実行離散信号（ＯＥＤ）を発生す
る。偶及び奇チャネル選択信号は又競合論理回路２２２
（第８図）に送られる。偶チャネル選択信号及び奇チャ
ネル選択信号は又マルチプレクサ２５４の入力に送ら
れ、マルチプレクサ２５４は選択的に選択信号をフェイ
ズ・クロックＫ２の制御の下にレジスタ２５６に送る。
選択信号はシステム・クロックＣの制御の下にレジスタ
２５６及びレジスタ２５８にマルチプレクサ制御信号Ｍ
ＣＳ、ＭＣＳ１及びＭＣＳ２として記憶される。

［結論］ ＭＳＲＰ１６は同時に８個の命令流を支持するメモリ強
化設計を使用して、マルチタスキング環境における関係
のないアプリケーション・プログラム間の実行の高速移
行を可能にする。命令流の各１つは同じ命令メモリ、キ
ャッシュ・メモリ、作業レジスタ及びＣＰＵ２０を共用
する８個のプロセッサ・チャネルＰ０乃至Ｐ７の１つで
実行される。キャッシュ・メモリと作業レジスタはプロ
セッサ・チャネルが専用する様に分割され、チャネル間
の干渉が防止される。ディスパッチャ１４はプロセッサ
・チャネルＰ０乃至Ｐ７の各々のステータスをモニタし
て優先順位のついたタスクを遊休プロセッサ・チャネル
に分配する。一度タスクが指名されると、割当てられた
プロセッサ・チャネルはタスクが完了する迄命令サイク
ル中に使用される２つの命令区画のうち１つを競合す
る。関連のないタスクに動作している２つのユニークな
プロセッサ・チャネルは偶及び奇区画を使用して夫々の
命令を実行する。命令サイクルの８個のフェイズは２つ
の区画によるメモリ装置１８及びＣＰＵ２０の共用を可
能にする。区画の１方がキャッシュ・メモリ及び作業レ
ジスタをアクセスしている時には、他の区画はＣＰＵ２
０をアクセスしている。さらに、単一の命令は命令サイ
クルの多重フェイズの１つの区画中で実行して、キャッ
シュ・アドレスを構成し、論理もしくは演算動作を行っ
て、情報を、キャッシュ・メモリに書込む。プロセッサ
・チャネルＰ０乃至Ｐ７は命令サイクルの最初のフェイ
ズ中にキャッシュ・メモリの分割部分もしくは共通の部
分からデータを読取り、命令サイクルの後のフェイズで
データをキャッシュ・メモリの分割部分に記憶する。こ
の様にしてマルチフェイズ命令サイクルの終りにはプロ
セッサ・チャネルＰ０乃至Ｐ７の他の１つで実行される
タスクに直ちにコンテキスト切換えが可能になる。

Ｆ．発明の効果 以上説明したように、本発明によれば、マルチタスク環
境で第１のタスクの実行と第２のタスクの実行間の移行
を高速に行う、マルチタスク共用資源プロセッサが与え
られる。

【図面の簡単な説明】

第１図は本発明に従うデータ処理システムの概念的ブロ
ック図である。第２図は本発明に従うマルチチャネル共
用資源プロセッサの機能ブロック図である。第３図は本
発明の動作の状態図である。第４図は本発明に従うマル
チチャネル共用資源プロセッサに関連するＣＰＵの機能
ブロック図である。第５図はタイミング発生回路の概略
図である。第６図はマルチチャネル共用資源プロセッサ
に関連するタイミング図である。第７ａ図、第７ｂ図、
第７ｃ図、第７ｄ図及び第７ｅ図はチャネル・ステータ
ス回路の概略図である。第８図は競合論理回路の概略図
である。第９ａ図、第９ｂ図、第９ｃ図及び第９ｄ図は
本発明に従うチャネル・スケジュール装置の概略図であ
る。 １０……データ処理システム、１２……タスク待ち行
列、１４……ディスパッチャ、１６……マルチチャネル
共用資源プロセッサ、１８……メモリ装置、２０……Ｃ
ＰＵ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のプロセツサ・チヤネルのうちどれが
   優先順位に基づいて中央処理装置によつてサービスを受
   けるかを選択するチヤネル・スケジユール装置、 該チヤネル・スケジユール装置によつてサービスを受け
   るように選択されたプロセツサ・チヤネルの動作ステー
   タスをモニタするための、上記中央処理装置に接続され
   たチヤネル・ステータス装置、 上記チヤネル・スケジユール装置及び中央処理装置に接
   続され、選択された複数のプロセツサ・チヤネルによ
   り、各々、処理されるべき命令を解読して中央処理装置
   を動作させるための装置、 上記中央処理装置及び外部メモリの間に接続され、上記
   チヤネル・スケジユール装置に応答してデータ・ブロツ
   クを外部メモリとの間で授受するための装置、 各プロセツサ・チヤネルのための各命令サイクルを複数
   のフエイズに細分するためのマルチフエイズ・クロツク
   を発生する装置、 を含み、優先順位付けられた複数のタスクを遊休のプロ
   セツサ・チヤネルに分配する外部デイスパツチヤ装置に
   結合され、プロセツサ・チヤネル中の命令ストリームに
   割込まずに処理プロセツサ・チヤネル間で制御の移行が
   可能であるマルチチヤネル共用資源プロセツサであつ
   て、 上記マルチフエイズ・クロツクのフエイズは、２つのプ
   ロセツサ・チヤネルがメモリ・アクセス及び中央処理装
   置アクセスに関して、各フエイズ内においては相互に排
   他的に、そして、隣接フエイズ間においては交互に、イ
   ンタリーブ方式で同時に動作するように偶区画及び奇区
   画に分割されており、 上記チヤネル・スケジユール装置は、どのプロセツサ・
   チヤネルが次の命令サイクル間、偶区画及び奇区画にお
   ける動作で競合するかを決定する競合論理装置を含んで
   おり、 複数のプロセツサ・チヤネルが偶区画及び奇区画を有す
   る各マルチフエイズ命令実行サイクルを共用する上記プ
   ロセツサ。