JPH10260930A - 割り込み制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 各々周辺装置の接続された複数のＩ／Ｏコン
トローラから出される割り込み要求信号の優先順位を、
接続された周辺装置の動作速度に基づいて自律的に設定
する機能を持つ割り込み制御装置を提供する。 【解決手段】 バス監視回路２は、割り込み要求信号Ｉ
ＲＱ０〜ＩＲＱ３の発生元であるＩ／Ｏコントローラヘ
ＣＰＵが速度設定を行うバスアクセスを検出し、各Ｉ／
Ｏコントローラ対応の速度レジスタ３−０〜３−３に検
出した速度の設定値Ｓ０〜Ｓ３を設定する。優先順位決
定回路４は、割り込み要求信号ＩＲＱ０〜ＩＲＱ３と各
速度レジスタ３−０〜３−３に設定された速度Ｓ０〜Ｓ
３とを入力し、複数の割り込み要求信号ＩＲＱ０〜ＩＲ
Ｑ３が同時に発生した場合、速度Ｓ０〜Ｓ３のうち速度
がより速いＩ／Ｏコントローラを優先して、１つの割り
込み要求信号を選択し、ＣＰＵに割り込みをかける割り
込み要因レジスタ５に割り込み要因を設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のＩ／Ｏコン
トローラから同時に割り込み要求信号が出力された場合
に、割り込み処理の優先度に従ってその何れか１つを選
択して、ＣＰＵに通知する割り込み制御装置の改良に関
する。

【０００２】

【従来の技術】１台のＣＰＵに複数の周辺装置（端末や
モデム等）を接続する場合、各周辺装置ごとにＩ／Ｏコ
ントローラを設け、各Ｉ／Ｏコントローラを通じて周辺
装置とＣＰＵ間でデータ転送する構成が一般に採用され
る。

【０００３】各Ｉ／Ｏコントローラは、周辺装置からの
データ受信時、受信したデータの引き取りをＣＰＵに要
求するために割り込み要求信号を送出し、また周辺装置
へのデータ送信時、送出すべきデータの引き渡しをＣＰ
Ｕに要求するために同じく割り込み要求信号を送出す
る。ＣＰＵから見てＩ／Ｏコントローラからの割り込み
要求信号の優先レベルは全て同一であり、ＣＰＵは１つ
の優先レベルでは同時には１つの割り込み要求信号しか
処理できないため、複数のＩ／Ｏコントローラが同時に
割り込み要求信号を送出した場合、その何れか１つを選
択してＣＰＵに通知する外部回路が必要となる。

【０００４】割り込み制御装置はこのような外部回路と
して設けられるもので、複数のＩ／Ｏコントローラから
の割り込み要求信号を入力し、若し、同時に複数の割り
込み要求信号が発生した場合には、割り込み処理の優先
順位に従って、その何れか１つを選択してＣＰＵに通知
する。ここで、割り込み処理の優先順位は、オーバーラ
ンやアンダーランを極力防止するために、動作速度のよ
り速い周辺装置の接続されたＩ／Ｏコントローラほど高
く設定する必要がある。このような割り込み処理の優先
順位の設定は、従来、各Ｉ／Ｏコントローラに接続され
る周辺装置の動作速度を考慮して、人手で行うのが一般
的であった。

【０００５】

【発明が解決しようとする課題】このように従来の割り
込み制御装置においては、同時に複数の割り込み要求信
号が発生した場合の選択基準となる優先順位を人手で設
定しているため、Ｉ／Ｏコントローラに接続される周辺
装置を変更した場合やその動作速度を変更した場合は、
その都度、優先順位の設定値を周辺装置の動作速度を考
慮して適切な値に人手で設定し直す必要があった。

【０００６】他方、特開平８−１４７１７５号公報に
は、ＣＰＵからの設定操作によって、複数の割り込み要
求信号の優先順位を実質的に変更する技術が記載されて
いる。従って、この技術を応用し、Ｉ／Ｏコントローラ
に接続される周辺装置の変更時や動作速度の変更時に、
割り込み制御装置内の優先順位の設定値を自動的に変更
するプログラムをＣＰＵに組み込むことが考えられる。

【０００７】しかしながら、このような構成では、Ｉ／
Ｏコントローラに接続される周辺装置の動作速度に基づ
いて割り込み制御装置内の優先順位の設定値を変更する
ための特別なプログラムが必要となってしまう。

【０００８】本発明はこのような課題を解決するもの
で、各々周辺装置の接続された複数のＩ／Ｏコントロー
ラから出される割り込み要求信号の優先順位を、接続さ
れた周辺装置の動作速度に基づいて自律的に設定する機
能を持つ割り込み制御装置を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】周辺装置である端末やモ
デム等の動作速度（通信速度）は、１２００ｂｐｓ，９
６００ｂｐｓなど複数種類ある。このため、Ｉ／Ｏコン
トローラは異なる動作速度の周辺装置に対して汎用的に
使用できるように、内部に速度設定レジスタを有し、こ
の速度設定レジスタに設定された動作速度で、接続され
た周辺装置をコントロールするようになっている。ＣＰ
Ｕは、周辺装置を使用する前に各Ｉ／Ｏコントローラに
対して動作条件（通信条件）の設定を行うが、その一環
として、速度設定レジスタにその周辺装置の動作速度を
設定する。つまり、書き込み対象となる速度設定レジス
タのアドレスを指定し、書き込むべき動作速度をライト
データとして送出するわけである。従って、このＣＰＵ
による速度設定レジスタへの動作速度の書き込みアクセ
スを監視していれば、各Ｉ／Ｏコントローラに接続され
た周辺装置の動作速度を知ることができる。そして、各
周辺装置の動作速度が分かれば、それに応じた優先順位
を設定できる。

【００１０】本発明はこのような点に着目してなされた
もので、複数のＩ／Ｏコントローラから同時に割り込み
要求信号が出力された場合に、その何れか１つを選択し
て、ＣＰＵに通知する割り込み制御装置において、各Ｉ
／Ｏコントローラ毎に設けられた速度レジスタと、ＣＰ
Ｕと各Ｉ／Ｏコントローラとをつなぐバスに接続され、
ＣＰＵから各Ｉ／Ｏコントローラへの速度設定にかかる
アクセスを検出し、検出した設定速度をそのアクセス先
のＩ／Ｏコントローラに対応する前記速度レジスタに設
定するバス監視回路と、各Ｉ／Ｏコントローラからの割
り込み要求信号と前記各速度レジスタに設定された速度
とを入力し、複数のＩ／Ｏコントローラから同時に割り
込み要求信号が出力された場合に、速度レジスタに設定
された速度がより速いＩ／Ｏコントローラを優先して、
１つの割り込み要求信号を選択する優先順位決定回路
と、該優先順位決定回路で選択された割り込み要求信号
を保持し、ＣＰＵに割り込みをかける割り込み要因レジ
スタとを含むことを特徴とする。

【００１１】このように構成された本発明の割り込み制
御装置にあっては、異なる速度が設定された複数のＩ／
Ｏコントローラからの割り込み要求信号が同時に発生し
た場合、優先順位決定回路により、速度のより速いＩ／
Ｏコントローラからの割り込み要求信号が優先的に選択
されて割り込み要因としてＣＰＵに通知されるため、速
度のより速いＩ／Ｏコントローラの割り込みが優先的に
処理される。

【００１２】また、Ｉ／Ｏコントローラに接続した周辺
装置を交換した場合や、動作速度を変更した場合、その
周辺装置を使用する前にＣＰＵからＩ／Ｏコントローラ
に対して速度設定が行われるが、そのときＩ／Ｏコント
ローラへの速度設定のアクセスがバス監視回路によって
検出され、その設定値が対応する速度レジスタに自動的
に再設定される。これにより、接続する周辺装置を交換
したり、動作速度の変更が行われた場合にも特別な設定
を行うことなく自動的に速度に応じた優先順位で割り込
み要求信号を処理することが可能となる。

【００１３】なお、同じ速度が設定された複数のＩ／Ｏ
コントローラからの割り込み要求信号が同時に発生した
場合の対処方法としては、予め定められた優先順位でそ
の何れかを選択する固定優先方式や、選択する優先順位
を順次変更していく所謂ラウンドロビン方式などを採用
することが可能である。

【００１４】

【発明の実施の形態】本発明の好ましい実施の形態にお
いては、割り込み制御装置（図２の１）は、各Ｉ／Ｏコ
ントローラ毎に設けられた速度レジスタ（図２の３−０
〜３−３）と、ＣＰＵと各Ｉ／Ｏコントローラとをつな
ぐバス（図２のＢ）に接続され、ＣＰＵから各Ｉ／Ｏコ
ントローラへの速度設定にかかるアクセスを検出し、検
出した設定速度をそのアクセス先のＩ／Ｏコントローラ
に対応する前記速度レジスタに設定するバス監視回路
（図２の２）と、各Ｉ／Ｏコントローラからの割り込み
要求信号（図２のＩＲＱ０〜ＩＲＱ３）と前記各速度レ
ジスタに設定された速度とを入力し、複数のＩ／Ｏコン
トローラから同時に割り込み要求信号（図２のＩＲＱ０
〜ＩＲＱ３）が出力された場合に、速度レジスタに設定
された速度がより速いＩ／Ｏコントローラを優先して、
１つの割り込み要求信号を選択する優先順位決定回路
（図２の４）と、該優先順位決定回路で選択された割り
込み要求信号を保持し、ＣＰＵに割り込みをかける割り
込み要因レジスタ（５）とを備えている。

【００１５】動作にあっては、異なる速度が設定された
複数のＩ／Ｏコントローラからの割り込み要求信号が同
時に発生した場合、優先順位決定回路により、速度のよ
り速いＩ／Ｏコントローラからの割り込み要求信号が優
先的に選択されて割り込み要因としてＣＰＵに通知され
る。また、Ｉ／Ｏコントローラに接続した周辺装置を交
換した場合や、動作速度を変更した場合、その周辺装置
を使用する前にＣＰＵからＩ／Ｏコントローラに対して
速度設定が行われるが、そのときＩ／Ｏコントローラへ
の速度設定のアクセスがバス監視回路によって検出さ
れ、その設定値が対応する速度レジスタに自動的に再設
定される。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。

【００１７】図１は本発明の割り込み制御装置を有する
データ処理装置の構成例を示すブロック図である。

【００１８】図１に示されるように、本実施例の割り込
み制御装置１は、ＣＰＵ６と複数のＩ／Ｏコントローラ
７−０〜７−３とを接続するバスＢに信号線１０を通じ
て接続されており、また、各Ｉ／Ｏコントローラ７−０
〜７−３と信号線１１−０〜１１−３によって接続さ
れ、更にＣＰＵ６と割り込み線ＩＮＴによって接続され
ている。なお、Ｉ／Ｏコントローラはこの例では４つで
あるが、任意の個数とすることができる。

【００１９】各Ｉ／Ｏコントローラ７−０〜７−３には
図示しない周辺装置（端末やモデム等）が接続されてお
り、ＣＰＵ６は周辺装置を使用する前に各Ｉ／Ｏコント
ローラ７−０〜７−３に対して動作条件の設定を行う。
この動作条件の設定処理の一環として、ＣＰＵ６は、各
Ｉ／Ｏコントローラ７−０〜７−３配下の周辺装置の動
作速度を、バスＢを通じて各Ｉ／Ｏコントローラ７−０
〜７−３内の速度設定レジスタ１２−０〜１２−３に設
定する。

【００２０】割り込み制御装置１は、信号線１０を介し
てバスＢ上で発生するアクセスを監視しており、速度設
定レジスタ１２−０〜１２−３に対するＣＰＵ６からの
ライトアクセスを検出すると、そのときライトされたデ
ータ、つまり周辺装置の動作速度を、アクセス先のＩ／
Ｏコントローラに対応する内部の速度レジスタに設定す
る。

【００２１】その後、Ｉ／Ｏコントローラ７−０〜７−
３においてデータの送受信が開始され、それに伴ってＩ
／Ｏコントローラ７−０〜７−３から信号線１１−０〜
１１−３を通じて同時に複数の割り込み要求信号ＩＲＱ
０〜ＩＲＱ３が発生した場合、割り込み制御装置１は、
内部の速度レジスタに設定された各Ｉ／Ｏコントローラ
対応の速度に基づき、その何れか一つを選択して内部の
割り込み要因レジスタに保持すると同時に、割り込み線
ＩＮＴを通じてＣＰＵ６に割り込みをかける。ＣＰＵ６
は割り込みが発生すると、バスＢおよび信号線１０を通
じて割り込み制御装置１内部の割り込み要因レジスタを
参照し、割り込み要因を判別して、それに応じた処理を
行う。

【００２２】図２に割り込み制御装置１の一実施例のブ
ロック図を示す。この例の割り込み制御装置１は、図１
に示すＩ／Ｏコントローラ７−０〜７−３に１対１に設
けられた速度レジスタ３−０〜３−３と、信号線１０を
介してバスＢに接続され、ＣＰＵ６から各Ｉ／Ｏコント
ローラ７−０〜７−３への速度設定にかかるアクセスを
検出し、検出した設定速度をそのアクセス先のＩ／Ｏコ
ントローラに対応する速度レジスタ３−０〜３−３に設
定するバス監視回路２と、各Ｉ／Ｏコントローラ７−０
〜０−３からの割り込み要求信号ＩＲＱ０〜ＩＲＱ３と
各速度レジスタ３−０〜３−３に設定された速度Ｓ０〜
Ｓ３とを入力し、同時に複数の割り込み要求信号ＩＲＱ
０〜ＩＲＱ３が発生した場合に、速度Ｓ０〜Ｓ３のうち
速度がより速いＩ／Ｏコントローラを優先して、１つの
割り込み要求信号を選択する優先順位決定回路４と、こ
の優先順位決定回路４で選択された割り込み要求信号を
保持し、ＣＰＵ６に割り込み線ＩＮＴで割り込みをかけ
る割り込み要因レジスタ５とを備えている。なお、割り
込み要因レジスタ５は信号線１０およびバスＢを通じて
ＣＰＵ６からアクセス可能になっている。

【００２３】次に、図１および図２を参照して本実施例
の動作について具体的に説明する。ここでは、Ｉ／Ｏコ
ントローラ７−０〜７−３は端末やモデムなどの周辺装
置をコントロールするシリアルコントローラとし、その
内部の速度設定レジスタ１２−０，１２−１，１２−
２，１２−３の各アドレスを、０番地，１００番地，２
００番地，３００番地とする。また、速度設定レジスタ
１２−０〜１２−３に設定される値は、端末やモデムな
どの周辺装置の通信速度が１２００ｂｐｓのとき「９
６」，９６００ｂｐｓのとき「１２」，３８４００ｂｐ
ｓのとき「３」，１１５２００ｂｐｓのとき「１」と
し、それ以外の通信速度の設定は無いものとする。

【００２４】今、Ｉ／Ｏコントローラ７−０に１２００
ｂｐｓの端末が、Ｉ／Ｏコントローラ７−１に９６００
ｂｐｓの端末が、Ｉ／Ｏコントローラ７−２に３８４０
０ｂｐｓのモデムが、Ｉ／Ｏコントローラ７−３に１１
５２００ｂｐｓのモデムが、それぞれ周辺装置として接
続された場合、ＣＰＵ６はこれらの周辺装置を使用する
前に各Ｉ／Ｏコントローラ７−０〜７−３に対して通信
条件の設定を行うことになる。このとき、通信速度の設
定のために、アドレス０の速度設定レジスタ１２−０に
「９６」を、アドレス１００の速度設定レジスタ１２−
１に「１２」を、アドレス２００の速度設定レジスタ１
２−２に「３」を、アドレス３００の速度設定レジスタ
１２−３に「１」を、それぞれバスＢを介して個別に書
き込む。

【００２５】割り込み制御装置１のバス監視回路２は、
アドレス０，１００，２００，３００に対するライトア
クセスを監視しており、それを検出すると、ライトされ
たデータをそれぞれに対応する速度レジスタ３−０〜３
−３に設定する。つまり、アドレス０へのライトデータ
を速度レジスタ３−０に、アドレス１００へのライトデ
ータを速度レジスタ３−１に、アドレス２００へのライ
トデータを速度レジスタ３−２に、そして、アドレス３
００へのライトデータを速度レジスタ３−３に、それぞ
れ設定する。これにより、各Ｉ／Ｏコントローラ７−０
〜７−３の通信条件の設定が終了した時点で、速度レジ
スタ３−０には「９６」、速度レジスタ３−１には「１
２」、速度レジスタ３−２には「３」、速度レジスタ３
−３には「１」が、それぞれ設定され、それらが速度Ｓ
０〜Ｓ３として優先順位決定回路４に与えられることに
なる。

【００２６】次に、例えばＩ／Ｏコントローラ７−０に
端末からのデータが到着したとすると、Ｉ／Ｏコントロ
ーラ７−０は割り込み要求信号ＩＲＱ０をアサートす
る。このとき他の割り込み要求信号ＩＲＱ１〜ＩＲＱ３
がアサートされていないとすると、割り込み制御装置１
の優先順位決定回路４は、割り込み要求信号ＩＲＱ０を
割り込み要因レジスタ５にセットする。これにより、割
り込み要因レジスタ５からＣＰＵ６に対して割り込みが
発生する。ＣＰＵ６は割り込み要因レジスタ５をリード
し、どのＩ／Ｏコントローラからの割り込みを処理すれ
ば良いかを判別し、この場合、要因がＩＲＱ０であるた
めＩ／Ｏコントローラ７−０からの割り込みと判断し、
Ｉ／Ｏコントローラ７−０からデータを引き取る。

【００２７】このように１つの割り込み要求信号だけが
発生した場合には、無条件でその割り込み要求信号が選
択されて割り込み要因レジスタ５にセットされる。

【００２８】他方、複数の割り込み要求信号が同時に発
生した場合には、より速度の速いＩ／Ｏコントローラか
らの割り込み要求信号を優先的に選択する必要がある。
例えば、Ｉ／Ｏコントローラ７−０〜７−３に同じ大き
さのバッファしかない場合、１１５２００ｂｐｓの速度
で通信を行うＩ／Ｏコントローラ７−３は、１２００ｂ
ｐｓで通信を行うＩ／Ｏコントローラ７−０に比べて、
割り込み処理を受け付けるまで１／９６の時間しか余裕
がない。従って、割り込み要求信号ＩＲＱ０，ＩＲＱ３
が同時に発生した場合、ＩＲＱ３を優先的に処理しない
と、割り込み処理が間に合わずに次のデータが到着して
しまい、通信データの取りこぼしが発生してしまう可能
性がある。このため、例えばＩＲＱ０とＩＲＱ３とが同
時に発生した場合、本実施例では以下のような動作によ
り、ＩＲＱ３を優先的に処理する。

【００２９】Ｉ／Ｏコントローラ７−０に端末からデー
タが到着し、更にＩ／Ｏコントローラ７−３にモデムか
らデータが到着したことにより、割り込み要求信号ＩＲ
Ｑ０，ＩＲＱ３が同時に発生した場合、割り込み制御装
置１の優先順位決定回路４は、対応する速度Ｓ０，Ｓ３
を比較し、今の場合、Ｓ０は「９６」、Ｓ３は「１」な
ので、ＩＲＱ３の方がＩＲＱ０より速度が早く、従って
高い優先順位を持つものと判断し、割り込み要因レジス
タ５にＩＲＱ３の要因を設定する。これにより、ＣＰＵ
６はＩ／Ｏコントローラ７−３からの割り込みを優先的
に処理することができる。

【００３０】そして、ＩＲＱ３の割り込み処理が終了
し、ＩＲＱ３の割り込み要因がクリアされると、優先順
位決定回路４は、ＩＲＱ０の要因を割り込み要因レジス
タ５にセットする。これにより、ＣＰＵ６では次にＩＲ
Ｑ０の割り込みにかかる処理が行われることになる。

【００３１】ＩＲＱ０〜ＩＲＱ３のうち任意の２つ以上
の割り込み要求信号が同時に発生した場合についても、
上述と同様な処理が行われる。

【００３２】なお、各Ｉ／Ｏコントローラ７−０〜７−
３に接続される周辺装置を変更したり、その通信速度の
設定を変更した場合、ＣＰＵ６は各Ｉ／Ｏコントローラ
７−０〜７−３の速度設定レジスタ１２−０〜１２−３
の値を更新する。この更新時も、バス監視回路２は更新
後の速度設定レジスタ１２−０〜１２−３の値を検出
し、自動的に対応する速度レジスタ３−０〜３−３の内
容を更新する。

【００３３】図３はバス監視回路２の構成例を示すブロ
ック図である。この例のバス監視回路２は、各Ｉ／Ｏコ
ントローラ７−０〜７−３内の速度設定レジスタ１２−
０〜１２−３のアドレス０，１００，２００，３００を
設定してあるレジスタ２２−０〜２２−３と、バスＢに
現れるアドレスを各レジスタ２２−０〜２２−３に設定
されたアドレスと比較し、一致したときに速度レジスタ
３−０〜３−３に対して書き込み許可信号２３−０〜２
３−３を出力する比較器２１−０〜２１−３と、バスＢ
に現れるライト信号とデータとを入力し、ライトデータ
を各速度レジスタ３−０〜３−３に出力するアンドゲー
ト２１とから構成されている。各速度レジスタ３−０〜
３−３には、対応する書き込み許可信号２３−０〜２３
−３がアクティブとなった時点で、アンドゲート２１か
ら出力されるライトデータが書き込まれる。

【００３４】図４は優先順位決定回路４の構成例を示す
ブロック図である。この例の優先順位決定回路４は、割
り込み要求信号ＩＲＱ０用の選択回路４０と、割り込み
要求信号ＩＲＱ１用の選択回路４１と、割り込み要求信
号ＩＲＱ２用の選択回路４２と、割り込み要求信号ＩＲ
Ｑ３用の選択回路４３と、速度レジスタ３−０〜３−３
から出力されている速度Ｓ０〜Ｓ３を速度Ｓ０’〜Ｓ
３’に変換する変換回路４４とから構成されている。

【００３５】優先順位決定回路４は、前述した通り、複
数の割り込み要求信号ＩＲＱ０〜ＩＲＱ３が同時に発生
した場合、速度Ｓ０〜Ｓ３がより速いＩ／Ｏコントロー
ラ７−０〜７−３からの割り込み要求信号を優先的に選
択するが、同じ速度の複数のＩ／Ｏコントローラから割
り込み要求信号が発生した場合、速度の比較では割り込
み要求信号の選択が行えない。そこで、同じ速度の複数
のＩ／Ｏコントローラからの割り込み要求信号は基本的
に何れを選択しても支障がない点に着目し、速度Ｓ０〜
Ｓ３を、その中に同じ速度のものがある場合にそれらが
異なる速度となるように、変換回路４で変換する。但
し、速度Ｓ０〜Ｓ３中の同じ速度の組とそれ以外のもの
（同じ速度の組より速度の速いもの或いは遅いもの）と
の値の大小関係はそのまま維持する。このため、変換回
路４４は、各々の段にそれぞれ異なる値（図４では０、
１、２、３）を保持するシフトレジスタ４４１と、速度
レジスタ３−０〜３−３から出力される速度Ｓ０〜Ｓ３
を２ビット左シフト（×４）した値を出力するシフタ４
４２〜４４５と、シフタ４４２〜４４５の出力とシフト
レジスタ４４１の対応する段の値とを加算（結合）する
加算器（結合器）４４６〜４４９とを備え、各加算器４
４６〜４４９の出力を変換後の速度Ｓ０’〜Ｓ３’とし
ている。

【００３６】例えば、Ｉ／Ｏコントローラ７−０と７−
１に同じ９６００ｂｐｓの端末が接続され、Ｉ／Ｏコン
トローラ７−２には３８４００ｂｐｓのモデムが接続さ
れ、Ｉ／Ｏコントローラ７−３には１１５２００ｂｐｓ
のモデムが接続される場合、速度レジスタ３−０，３−
１，３−２，３−３の設定値Ｓ０，Ｓ１，Ｓ２，Ｓ３
は、「１２」，「１２」，「３」，「１」となる。これ
を２進数で表記すると、「１１００」，「１１００」，
「００１１」，「０００１」であるから、２ビット左シ
フトした値は「１１００００」，「１１００００」，
「００１１００」，「０００１００」となる。従って、
これらに３、２、１、０を加算した変換後の速度Ｓ
０’，Ｓ１’，Ｓ２’，Ｓ３’は、２進数表記で「「１
１００１１」，「１１００１０」，「００１１０１」，
「０００１００」となり、１０進数表記では、それぞれ
「５１」，「５０」，「１３」，「４」となる。

【００３７】割り込み要求信号ＩＲＱ０用の選択回路４
０は、ＩＲＱ０に対応する速度Ｓ０’を残りのＩＲＱ
１，ＩＲＱ２，ＩＲＱ３に対応する速度Ｓ１’，Ｓ
２’，Ｓ３’と比較し、Ｓ０’の方が速い場合（値的に
は小さい場合）にその出力を“１”とする比較器４０４
〜４０６と、比較器４０４〜４０６の出力とＩＲＱ０の
論理積をとるアンドゲート４０７とを備え、このアンド
ゲート４０７から出力されるＩＲＱ０が割り込み要因レ
ジスタ５に出力される。また、発生していないＩＲＱ１
〜ＩＲＱ３については比較対象から除外するため、各比
較器４０４〜４０６の出力段に、ＩＲＱ１〜ＩＲＱ３が
発生しているときは比較器４０４〜４０６の出力をマス
クするオアゲート４０１〜４０３を設けてある。なお、
アンドゲート４０７の出力は、ＩＲＱ０がＣＰＵ６で受
け付けられ、それに伴ってＩＲＱ０がインアクティブと
なった時点でインアクティブとなる。

【００３８】この選択回路４０では、ＩＲＱ０だけが発
生した場合には、比較回路４０４〜４０６の全出力が
“１”となり、ＩＲＱ０が割り込み要因レジスタ５に出
力される。また、ＩＲＱ０と同時にＩＲＱ１〜ＩＲＱ３
の少なくとも１つ以上が発生している場合、発生してい
る他の割り込み要求信号にかかる速度Ｓ１’〜Ｓ３’よ
りＩＲＱ０の速度Ｓ０’の方が速い場合に限り、比較回
路４０４〜４０６の全出力が“１”となってＩＲＱ０が
割り込み要因レジスタ５に出力され、それ以外の場合に
はＩＲＱ０はマスクされる。マスクされたＩＲＱ０は、
その後、競合する、より速度の速い割り込み要求信号が
受け付けられ、その割り込み要求信号がクリアされた時
点で、出力される。

【００３９】割り込み要求信号ＩＲＱ１用の選択回路４
１も、上述した選択回路４０と同様に、オアゲート４１
１〜４１３と比較器４１４〜４１６とアンドゲート４１
７とで構成され、ＩＲＱ１だけが発生した場合には、比
較回路４１４〜４１６の全出力が“１”となり、ＩＲＱ
１が割り込み要因レジスタ５に出力される。また、ＩＲ
Ｑ１と同時にＩＲＱ０，ＩＲＱ２，ＩＲＱ３の少なくと
も１つ以上が発生している場合、発生している他の割り
込み要求信号にかかる速度Ｓ０’，Ｓ２’，Ｓ３’より
ＩＲＱ１の速度Ｓ１’の方が速い場合に限り、比較回路
４１４〜４１６の全出力が“１”となってＩＲＱ１が割
り込み要因レジスタ５に出力され、それ以外の場合には
ＩＲＱ１はマスクされる。

【００４０】割り込み要求信号ＩＲＱ２用の選択回路４
２も、上述した選択回路４０と同様に、オアゲート４２
１〜４２３と比較器４２４〜４２６とアンドゲート４２
７とで構成され、ＩＲＱ２だけが発生した場合には、比
較回路４２４〜４２６の全出力が“１”となり、ＩＲＱ
２が割り込み要因レジスタ５に出力される。また、ＩＲ
Ｑ２と同時にＩＲＱ０，ＩＲＱ１，ＩＲＱ３の少なくと
も１つ以上が発生している場合、発生している他の割り
込み要求信号にかかる速度Ｓ０’，Ｓ１’，Ｓ３’より
ＩＲＱ２の速度Ｓ２’の方が速い場合に限り、比較回路
４２４〜４２６の全出力が“１”となってＩＲＱ２が割
り込み要因レジスタ５に出力され、それ以外の場合には
ＩＲＱ２はマスクされる。

【００４１】割り込み要求信号ＩＲＱ３用の選択回路４
３も、上述した選択回路４０と同様に、オアゲート４３
１〜４３３と比較器４３４〜４３６とアンドゲート４３
７とで構成され、ＩＲＱ３だけが発生した場合には、比
較回路４３４〜４３６の全出力が“１”となり、ＩＲＱ
３が割り込み要因レジスタ５に出力される。また、ＩＲ
Ｑ３と同時にＩＲＱ０〜ＩＲＱ２の少なくとも１つ以上
が発生している場合、発生している他の割り込み要求信
号にかかる速度Ｓ０’〜Ｓ２’よりＩＲＱ３の速度Ｓ
３’の方が速い場合に限り、比較回路４３４〜４３６の
全出力が“１”となってＩＲＱ３が割り込み要因レジス
タ５に出力され、それ以外の場合にはＩＲＱ３はマスク
される。

【００４２】また、割り込み要因レジスタ５は、本例の
場合、ＩＲＱ０の要因を保持するエリア５−０と、ＩＲ
Ｑ１の要因を保持するエリア５−１と、ＩＲＱ２の要因
を保持するエリア５−２と、ＩＲＱ３の要因を保持する
エリア５−３とを有し、前述したようにＣＰＵ６からリ
ードされるようになっている。

【００４３】更に、変換回路４４のシフトレジスタ４４
１は、要因レジスタ５のリード動作が行われる毎に１段
だけローテーションされる。即ち、図４では、先頭から
順に０、１、２、３となっているが、１段だけローテー
ションされることにより、次回の選択時には、先頭から
順に１、２、３、０となる。この結果、速度Ｓ０〜Ｓ３
が全て同じ速度の場合、常にＳ３’の値が最小になるこ
とはなく、次にはＳ０’が最小となり、その次にはＳ
１’が最小となり、その次にはＳ２’が最小となり、ま
た再びＳ３’が最小となるように、順番に変化してい
く。このため、速度Ｓ０〜Ｓ３のうち同じ速度のものが
複数ある場合に、それらが競合したとき常に特定のＩ／
Ｏコントローラの割り込み要求信号が優先して選択され
ることがない。

【００４４】勿論、シフトレジスタ４４１のローテーシ
ョンを行わない構成も採用可能であり、その場合には、
速度Ｓ０〜Ｓ３のうち同じ速度のものが複数ある場合
に、それらが競合したとき、シフトレジスタ４４１の各
段の値で定まる固定の優先順位で、常に特定の割り込み
要求信号が選択されることになる。

【００４５】

【発明の効果】以上説明したように本発明の割り込み制
御装置は、各々周辺装置の接続された複数のＩ／Ｏコン
トローラから出される割り込み要求信号の優先順位を、
接続された周辺装置の動作速度に基づいて自律的に設定
する機能を持つため、Ｉ／Ｏコントローラに接続される
周辺装置やその速度の設定を変更した場合に、人手や特
別なプログラムを使用して優先順位を再設定する必要が
なく、自動的に最適な優先順位の設定が行える。これに
より、周辺装置の変更やその速度の変更が実施され、そ
の周辺装置を使用する前にＣＰＵがＩ／Ｏコントローラ
に対して速度設定を行ったにもかかわらず、割り込み制
御装置での優先順位が変更されていないといった事態を
回避でき、速度の異なる複数のＩ／Ｏコントローラから
の割り込み要求信号が競合した場合に、常に、速度の速
いものを優先して処理することが可能となり、オーバー
ランやアンダーラン等のエラーの発生を防止することが
できる。

【図面の簡単な説明】

【図１】本発明の割り込み制御装置を有するデータ処理
装置の構成例を示すブロック図である。

【図２】本発明の割り込み制御装置の一実施例のブロッ
ク図である。

【図３】バス監視回路の構成例を示すブロック図であ
る。

【図４】優先順位決定回路の構成例を示すブロック図で
ある。

【符号の説明】

１…割り込み制御装置 ２…バス監視回路 ３−０〜３−３…速度レジスタ ４…優先順位決定回路 ５…割り込み要因レジスタ ６…ＣＰＵ ７−０〜７−３…Ｉ／Ｏコントローラ １０，１１−０〜１１−３…信号線 １２−０〜１２−３…速度設定レジスタ ＩＮＴ…割り込み線 ＩＲＱ０〜ＩＲＱ３…割り込み要求信号 Ｂ…バス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のＩ／Ｏコントローラから同時に割
   り込み要求信号が出力された場合に、その何れか１つを
   選択して、ＣＰＵに通知する割り込み制御装置におい
   て、 各Ｉ／Ｏコントローラ毎に設けられた速度レジスタと、 ＣＰＵと各Ｉ／Ｏコントローラとをつなぐバスに接続さ
   れ、ＣＰＵから各Ｉ／Ｏコントローラへの速度設定にか
   かるアクセスを検出し、検出した設定速度をそのアクセ
   ス先のＩ／Ｏコントローラに対応する前記速度レジスタ
   に設定するバス監視回路と、 各Ｉ／Ｏコントローラからの割り込み要求信号と前記各
   速度レジスタに設定された速度とを入力し、複数のＩ／
   Ｏコントローラから同時に割り込み要求信号が出力され
   た場合に、速度レジスタに設定された速度がより速いＩ
   ／Ｏコントローラを優先して、１つの割り込み要求信号
   を選択する優先順位決定回路と、 該優先順位決定回路で選択された割り込み要求信号を保
   持し、ＣＰＵに割り込みをかける割り込み要因レジスタ
   とを含むことを特徴とする割り込み制御装置。
2. 【請求項２】 前記優先順位決定回路は、速度レジスタ
   に設定された速度が同じである複数のＩ／Ｏコントロー
   ラから同時に発生した割り込み要求信号のうちから１つ
   の割り込み要求信号を選択する優先順位を固定とした構
   成を有することを特徴とする請求項１記載の割り込み制
   御装置。
3. 【請求項３】 前記優先順位決定回路は、速度レジスタ
   に設定された速度が同じである複数のＩ／Ｏコントロー
   ラから同時に発生した割り込み要求信号のうちから１つ
   の割り込み要求信号を選択する優先順位を順次変更する
   構成を有することを特徴とする請求項１記載の割り込み
   制御装置。