JP2009514067A

JP2009514067A - 直列周辺インターフェースを使用するマルチチャンネルデータ転送のためのデータ構造及び回路

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Publication number: JP2009514067A
Application number: JP2008530083A
Authority: JP
Inventors: マグデバーガー、トマス; ヘドリー、アーロン
Original assignee: クイックフィルター・テクノロジーズ・インコーポレーテッド
Priority date: 2005-09-09
Filing date: 2006-08-29
Publication date: 2009-04-02
Also published as: WO2007032895A2; EP1932075A4; KR20080049099A; US7533106B2; CN101331445A; WO2007032895A3; EP1932075A2; US20070061342A1

Abstract

１以上のチャンネル110を有するデータソースとプロセッサとの間でデータを転送する直列インターフェース制御装置200を提供する。直列インターフェース制御装置200は複数の制御レジスタ220を有し、制御レジスタ220はデータ転送用に直列インターフェース制御装置200を構成するデータ構造を含む。そのデータ構造はさらに直列インターフェース制御装置200をそのランモードまたは構造モードに選択的に設定するフィールドと、直列インターフェース制御装置200のＩ／Ｏモードの記憶フィールドと、アクチブデータチャンネルのアドレスの記憶フィールドと、システムクロック速度の記憶フィールドを有する。実施形態では、制御レジスタ220は装置識別フィールド、ランまたは構造モードフラグ、Ｉ／Ｏモード制御、（マルチチャンネル構造における）チャンネルアクチブ値、データソースクロック速度、ＡＤＣクロック速度、チャンネル状態フラグ、ＣＩＣデシメーション速度、ＦＩＲフィルタのタップ数、特定のデータソースのＦＩＲタップの数に対応するフィールド係数を含んでいる。
【選択図】図１

Description

本発明はマイクロプロセッサまたはデジタル信号プロセッサ（ＤＳＰ）にインターフェースされるマルチチャンネル信号処理ハードウェアの使用を必要とするデジタル信号処理アプリケーションに関する。本発明はさらに処理するために高いデータ速度でサンプルを転送しながらプロセッサのオーバーヘッドを最小にするための直列周辺インターフェースプロトコルおよび制御手順を提供する。

直列周辺インターフェース（ＳＰＩ）はデータ“流”が装置間で転送されるプロセッサとスレーブハードウェア装置との間の効率的な通信のための選択の通報方法である。ＳＰＩはMotorola社（現在はFreescale Semiconductor社）により設立された直列インターフェース標準であり、幾つかの製造業者によるシリコン製品でサポートされている。これは最小のＩ／Ｏピンしか必要とせず、異なる装置がこの通報プロトコルの上部に構成されるソフトウェア通信プロトコルを実行することを可能にするので魅力的である。図１は基本的な従来技術のＳＰＩ通報プロトコルを示している。チップ選択信号（−,ＣＳ）は特定のスレーブ装置をアドレスするために使用され、マスターデータ出力信号（ＳＤＩ）は各直列クロックでマスターからスレーブへ転送される直列データであり、マスターデータ入力信号（ＳＤＯ）はスレーブからマスターへ転送される直列データであり、直列クロック（ＳＣＬＫ）は転送のための刻時を行う。転送されるデータ中の各ビットまたはビットのフィールドの意味は用途で規定され、予め規定されたシーケンスにおけるコマンド、状態、アドレスまたはデータであることができる。

信号処理ドメインでは、マスター装置は典型的にデジタル信号プロセッサ（ＤＳＰ）、マイクロプロセッサまたはマイクロ制御装置であり、スレーブ装置はしばしば単一またはマルチチャンネルアナログデジタル変換器（ＡＤＣ）であるか、搭載フィルタを有するＡＤＣである。単一のチャンネルまたは低いデータ速度の多チャンネルの装置で最も使用される動作モードは同期制御である。ＤＳＰは装置を選択し、コマンドを送信し、そのコマンドを実行して結果的なデータおよび状態をプロセッサへ返送するためにスレーブのクロックを提供する。非同期の多チャンネル装置では、装置が独立して動作することを可能にし、割込みを介して出力データをプロセッサへ転送するようにリクエストすることは電力処理をより効率的に使用することを可能にする。しかしながら、高いデータ転送速度を有する独立装置が多数存在するならば、割込み処理に関連される高いオーバーヘッドは高価となる。それ故、割込みを最小にしながら転送されるデータを最大にする非同期制御プロトコルが好ましい。

付加的な信号は、しばしば便宜性のためにインターフェースへ付加される。図１はプロセッサと多数のＡＤＣチャンネルとの間の普通の従来技術のインターフェースを示している。プロセッサは信号を送信することにより、恐らくは−,ＣＳｎ信号により選択された適切なチャンネルを有するＳＤＩピンを介してエネーブルビットを送信することによって、多チャンネルデータ変換を開始する。変換が完了されたとき、ＡＤＣはデータレディ（ＲＤＹ）の確認応答を行い、割込みまたはポーリングルーチンを使用して、プロセッサはデータレディを認識し、サンプル中で適切な数のビットを転送するためにＳＰＩバスを制御する。各ＡＤＣチャンネルが異なるサンプル速度で動作しているならば、プロセッサは各チャンネルを独立して制御し、ポーリングまたは割込み処理のために増加されたオーバーヘッドを受けなければならない。プロセッサはまた各データサンプルを独立して処理しなければならない。

少なくとも１つのチャンネルを有するデータソースとプロセッサとの間でデータを転送するための直列インターフェース制御装置を開示する。直列インターフェース制御装置は複数の制御レジスタを有し、それらの制御レジスタはデータ転送のために直列インターフェース制御装置を構成するためのデータ構造を有している。データ構造はさらに直列インターフェース制御装置をそのランモードまたはその構造モードに選択的に設定するためのフィールドと、直列インターフェース制御装置のＩ／Ｏモードを記憶するためのフィールドと、アクチブデータチャンネルのアドレスを記憶するためのフィールドと、システムクロック速度を記憶するためのフィールドとを含んでいる。好ましい実施形態では、制御レジスタは装置識別のためのフィールドと、ラン（ＲＵＮ）または構造モードのためのフラグと、Ｉ／Ｏモード制御と、（マルチチャンネル構造における）チャンネルアクチブのための値と、データソースクロック速度と、ＡＤＣクロック速度と、チャンネル状態フラグと、ＣＩＣデシメーション速度と、ＦＩＲフィルタのためのタップ数と、特定のデータソースにおけるＦＩＲタップの数に対応するフィールド係数とを含んでいる。

データソースとプロセッサとの間でデータを転送するための直列インターフェース制御装置を具備している集積回路についてもまた開示されている。集積回路中の直列インターフェース制御装置は複数の制御レジスタを有する。それらの制御レジスタはデータ転送のための直列インターフェース制御装置を構成するためのデータ構造を有する。そのデータ構造はさらに直列インターフェース制御装置を選択的にそのランモードまたはその構造モードに設定するためのフィールドと、直列インターフェース制御装置のＩ／Ｏモードを記憶するためのフィールドと、アクチブデータチャンネルのアドレスを記憶するためのフィールドと、システムクロック速度を記憶するためのフィールドとを有している。

図２はシステムプロセッサと独立して実行するマルチチャンネル信号処理機能100と、プロセッサにより与えられえる直列クロックで動作する直列インターフェース制御装置200とを有する１実施形態のブロック図を示している。勿論高速度で多数のチャンネルデータを受信プロセッサに転送することを必要とする任意の応用は示されているシステム及び方法に都合よく適合されることができるが、図２に示されている信号処理機能100はＡＤＣおよび濾波機能である。したがってデータソース100はデジタル濾波システムである必要はない。

直列インターフェースは周辺装置と通信するために多くのプロセッサにより使用される標準的な直列周辺インターフェース（ＳＰＩ）Ｉ／Ｏ信号によりプロセッサ（図示せず）と通信し、ここでは各周辺装置は単一の集積回路、または所望の処理機能を行うための回路の集合であってよい。例えばプロセッサはＳＰＩポートとその固有のメモリスペースを有し記憶されたプログラムを実行するＴＩＴＭＳ５５００シリーズのＤＳＰであってもよい。図２は以下のようなこの通信に関連する信号線を示している。
ＳＤＯ直列データ出力（300）
−,ＣＳチップ選択（アクチブロー）（310）
ＲＤＹレディ（320）
ＳＣＬＫ直列クロック（330）
ＳＤＩ直列データ入力（340）
例示的なフィルタバンク100は１対ｎの処理チャンネル110と、プロセッサへ転送されるデータを含む各チャンネルの出力バッファ120とを有することができる。大部分のプロセッサＳＰＩ制御装置はバイトで動作するので、バッファ120はバイト指向にされることが好ましく、情報の１からｍバイトを含む。装置はプロセッサから装置制御レジスタ220までの直列転送により構成される。これらのレジスタ220は装置の動作の全てのアスペクトを付勢し制御する。示されているデータの変換とフィルタ応用では、レジスタはＡＤＣ変換速度を設定するための全てのパラメータを含み、フィルタ関数を規定し、それ故結果またはサンプルが出力バッファ中で更新される速度を設定する。示されている実施形態では、これらのレジスタは以下の表１に示されている。

表１で、“ＣＩＣ”はカスケードにされた積分装置のコムフィルタを意味し、“ＭＳＢ”は上位桁バイトを意味し、“ＮＳＢ”は次の上位桁バイトを意味し、“ＬＳＢ”下位桁バイトを意味している。好ましい実施形態では２^１４レジスタが設けられ、したがって表１に示されている７を超える多くの制御チャンネルは多数のチャンネルを有するデータソースで使用可能である。

アドレス０乃至４はグローバル装置制御ビットである。アドレス０は読取専用であり、装置ＩＤ番号を含んでいる。アドレス１はランモードに装置を設定する単一ビットを含んでいる。このビットがオフであるならば、装置は構造モードである。アドレス２は以下の定義によるＩ／Ｏモードである。

制御レジスタ220中のアドレス４におけるシステムクロック速度値はデータソース100のクロック速度である。これはプロセッサクロック信号ＳＣＬＫ330と非同期であってもよい。

制御レジスタ220中のアドレス６におけるチャンネル状態ビットはデータソース100の特性により決定される。示されている実施形態ではチャンネル状態ビットは各チャンネルの出力バッファ120に対するオーバーフローまたはアンダーフローである。

残りのアドレスのデータは自明である。これらの制御ビットは規定されているように、それぞれＡＤＣと、６５，５３６（２^１６）の最大のデシメーション値を有するＣＩＣフィルタと、５１２の最大のタップ（２５６係数またはタップ加重）を有するＦＩＲフィルタとを有する８つのチャンネルを有する装置を支援することに注意する。

直列インターフェース制御装置200の回路は出力シフトレジスタ210と、レジスタへの並列転送のため任意の装置のチャンネルの出力バッファ120または装置制御レジスタ220の任意のバイトを選択することを必要とされるマルチプレクサを含んでいる。示されている実施形態では、出力レジスタは図３の（Ｃ）に示されているようにマルチチャンネルデータ転送に適合するために２４ビット幅である。図２のマルチプレクサＡ235は装置のチャンネル出力バッファを選択し、マルチプレクサＢ260は入力シフトレジスタ250のアドレスフィールド（後述する）によりアドレスされる装置のチャンネル出力バッファを選択し、マルチプレクサＣ270はアドレスされる装置の制御レジスタ220または選択された装置のチャンネル出力バッファ120のいずれか一方を選択する。アドレス復号及び制御機能230は入力シフトレジスタ250中のアドレスを復号し、そのレジスタ中の現在の構造または読取／書込ビットに基づいて制御レジスタ220への書込みを制御する。

マルチプレクサＢ260上のレジスタ選択線は読取コマンドで出力するために適切なレジスタを選択するためアドレス復号論理装置230により生成される。マルチプレクサＡ235上のチャンネル選択線は制御レジスタ220からの入力を有するインターフェース制御論理装置280により生成される。ランモードでは、線はアドレス３で制御レジスタ220中に設定されたそのチャンネルアクチブビットを有する第１（数字の順）のチャンネル出力バッファを選択する。単一のチャンネルビットがアドレス２で制御レジスタ220中に設定されているならば、それは単一のアクチブチャンネルでロックされ、このビットが設定されないならば、インターフェース制御論理はチップ選択310とＳＣＬＫシーケンス330に応答してアクチブチャンネルを通して順序付ける。

ＳＰＩバスにより接続されているプロセッサは、その記憶されたプログラムにしたがって、フィルタバンク100または類似の装置へのまたはそれらからの全てのデータの転送を制御する。転送されるデータとその解釈は装置100の構造モードまたは転送される各バイトの予め規定されたプロトコルまたはフォーマットにより決定される。

直列インターフェース制御装置200は２つの基本的なモード、即ちプロセッサがデータを制御レジスタ220からデータを読取るかまたはそこへデータを書込む構造モードと、プロセッサがデータソース100のアクチブチャンネル出力バッファ120を読取り、同時に制御レジスタ220のサブセットへ書込むランモードで動作する。プロセッサは装置への逐次書込みにより制御レジスタのビットを設定することにより装置を構造またはランモードに設定する。

図３はこれらのモードに対するデータ構造を示している。これらの基本モード内で、データフォーマットはさらに精密にされることができる。構造モードはＳＤＩ信号を介して書込みデータの一連の入力バイトが後続している単一のアドレスでシフトすることによりデータのブロックが読取られるか書き込まれることを許容し、或いは−,ＣＳが低く維持されプロセッサがＳＣＬＫ信号を提供し続ける限りＳＤＬ信号を介して読取データのバイトを出力することを許容する自動アドレスインクリメント特性を有する。アドレス自動インクリメントモードは制御書込みビットによって構造モードの制御レジスタに設定される。エネーブルされるとき、インターフェース制御装置は（図３の（Ａ）で示されているように）１４ビットアドレスとして第１の２つの直列バイトを解釈する。制御装置はその後、書込みコマンドであるならばアドレスされるレジスタに次の直列バイトを記憶し、或いは読取コマンドであるならばアドレスされるレジスタを読取ってシフトアウトし、アドレスをインクリメントし、次のバイトを読取るか書込み、そのプロセスを−,ＣＳ310が高く引き上げられるまで継続する。

ランモードは２つのデータ出力フォーマット、即ち制御及び状態フィールド（図３の（Ｂ））のないチャンネルからサンプルデータの２バイトを出力する単一チャンネルフォーマットと、８ビットの制御及び状態フィールドと１６ビットのサンプルデータ（図３の（Ｃ））を含めた各チャンネルサンプルの３つのバイトのデータを出力するマルチチャンネルフォーマットを有する。以下の説明の制御及びデータフィールドのバイト数とビットサイズは勿論単なる例示であり、他の構成では異なることができる。

構造モードでは、制御レジスタを選択的に個別にアドレスする手段が存在する。図３の（Ａ）に示されている構造モードのデータ構造では、入力シフトレジスタ250にシフトされた最初の１６のビットは読取／書込み制御ビットとアドレスの１４ビットとを含んでいる。このアドレスは読取られるか書き込まれる制御レジスタ220を指向している。シフトインされる最後のバイトは書込みコマンドで書き込まれるデータまたは読取コマンドでシフトアウトされるようにアドレスされたレジスタからのデータを含んでいる。この読取りバイトは出力シフトレジスタ210へ転送され、プロセッサへクロックアウトされる。装置が自動インクリメントモードであるならば、データバイトの読取および書込みは−,ＣＳ310が低く維持されている限り、プロセッサは新しいアドレスを転送せずに継続する。

ランモードはプロセッサによって構造モードデータ転送により設定される。ランモードフォーマットは単一のチャンネル構造（図３（Ｂ））における２バイトデータアウトフィールドまたはマルチチャンネル構造（図３（Ｃ））における単一または多数の３バイトフィールドであることができる。プロセッサは出力データの読取期間中にデータを制御レジスタ220へ書き込むことができるが、以下説明するように限定されたレジスタに対して書き込まれることに注意する。これは例えば装置をランモードから外すことを必要とするが、他のレジスタを現在の構造内に設定するために使用されることができる。プロセッサがレジスタを変更しようと望まないならば、直列入力データは不使用（または読取専用）レジスタをアドレスしなければならない。

単一チャンネル構造（図３の（Ｂ））では、シフトインされる第１のバイトは書込みアドレスであり、第２のバイトは書込みデータである。８ビットアドレスは全体で１４ビットアドレススペースのサブセットであり、したがって低い２５６（２^８）レジスタだけに対してアクセスを可能にされる。同様に、出力サンプルの１６ビットはプロセッサにシフトアウトされる。マルチチャンネル構造（図３の（Ｃ））では、プロセッサがデータ出力サンプルを読取るとき直列入力からシフトインされる第１の１６ビットはアドレス及び書込みデータを表しており、プロセッサにシフトアウトされる２４ビットは状態及び制御の８ビットとサンプルデータの１６ビットを表している。説明されている４チャンネル装置では、状態及び制御バイトはパリティビットと、２ビットチャンネルＩＤフィールドと、出力サンプルが更新されていることを示す新しいデータフラグと、４チャンネル状態ビットとを含んでいる。他の構成、例えば８つのチャンネルを有する装置はより少数の状態ビットを表示し、チャンネルＩＤビットフィールドを３つのビットまで増加することにより同じ通常のフォーマットを使用することができる。ただ１つの状態ビットが絶対的に必要とされる。この場合、装置の状態の変化を識別するためにプロセッサに制御レジスタ中の状態レジスタを読取るように求める。

直列インターフェースは以下のように動作する。図４は構造モードにおける信号のタイミングを示している。プロセッサは−,ＣＳをその通常の高い状態から低くし、直列入力信号ＳＤＩ340から入力シフトレジスタ250へデータをシフトするか、ＳＤＯ線を通して出力シフトレジスタ210からシフトアウトするためにＳＣＬＫ330を使用することにより転送を開始する。プロセッサはデータのアドレスと第１のバイトを転送するために２４のＳＣＬＫを提供する。自動インクリメントモードでは、プロセッサはそれが読取りまたは書込みを所望する制御レジスタの多くの逐次的にアドレスされたバイトについてのクロック及びデータを提供し続ける。読取／書込み制御が読取りを指示するならば、インターフェース制御論理280は第１の２つのバイトにより、所望される制御レジスタ220をアドレスし、このバイトを最後の８つのＳＣＬＫによりＳＤＯピン300をシフトアウトさせる出力シフトレジスタ210へ転送する。第１のビットが書込みを指示するならば、最後の８つのビットはアドレス復号及び書込み制御装置230によりアドレスされる制御レジスタ220へ書き込まれる。装置が自動インクリメントモードであるならば、情報のバイトは入力または出力され続け、制御装置280は各バイトが出力シフトレジスタ210と出力ＳＤＯ300へ書込まれ、または転送された後に内部のアドレスをインクリメントする。プロセッサはチップ選択を除去すること（−,ＣＳを高くすること）により動作を終了する。

図５はランモードについての信号タイミングを示している。装置は最高速度のアクチブチャンネルの新しいデータがそのチャンネルの出力バッファ120中に位置され、デフォルトによって出力シフトレジスタ210へ選択されるとき、データレディＲＤＹ320信号を設定し出力する。制御レジスタのフィールドにより識別される最高速度の装置のチャンネルが新しいデータサンプルをそのチャンネルの出力バッファ120へ転送し、新しいデータフラグビットを同時にそのレジスタ中に設定するとき、ＲＤＹが設定される。新しいデータフラグ、すなわちＲＤＹ信号はサンプルが出力シフトレジスタ210へ転送された後にリセットされる。ＲＤＹ320をポールしまたは割込みを介して信号に応答するプロセッサは、チップ選択−,ＣＳ310を有する装置をアドレスし、ＳＤＩ340に入力されている書込みアドレス及び構造データとＳＤＯ300に出力されるサンプルデータによる転送を行うためにＳＣＬＫ330を通してクロックパルスを提供する。装置が単一チャンネル構造であるならば、プロセッサはＳＤＯ信号300を通してアクチブチャンネルからのデータの１６ビットを転送するために１６クロックを提供し、所望ならば単一バイトを制御レジスタ220中へ書込む。プロセッサはチップ選択310を除去することにより転送を完了する。書込みはＳＤＩ340中のデータの最初の８ビットにより特定されるアドレスに対して行われ、最後の８バイトは書込まれるデータである。

マルチチャンネル構造では、プロセッサは第１のアクチブチャンネルから２４ＳＣＬＫを有するデータの２４ビットを読取り、これは出力シフトレジスタ210へのデフォルト選択である。アクチブチャンネルは制御レジスタ220の制御フィールドによりアクチブモードに置かれるチャンネルである。その後、出力シフトレジスタ210は次のアクチブチャンネルの出力バッファ120により更新され、このデータは次の２４ＳＣＬＫで出力され、このプロセスは全てのアクチブチャンネルの出力バッファ120が転送されるまで続けられ、プロセッサはチップ選択310を除去することにより転送を終了する。アクチブチャンネルは数字の順序で読出される。最後の読取サイクルから、その出力バッファ120を更新していないチャンネルが読取られることができることに注意する。これはチャンネルが最高速度のチャンネルよりも低い速度でサンプルを処理している場合に生じる。プロセッサはデータフォーマット中の新しいデータフラグによりこの状態を認識し、このデータをプロセッサメモリ中に記憶しないように選択してもよい。このフラグはそのチャンネルの出力バッファ120が出力シフトレジスタ210へ転送されるときにリセットされる。全てのアクチブチャンネルが読取られた後、プロセッサはチップ選択310を除去することにより転送を終了し、次のＲＤＹ信号320を待機する。このモードでは、ＳＤＩ信号340に入力されて入力シフトレジスタ250にシフトされる最初の１６ビットはアドレスの８ビットと制御レジスタ220の限定されたセットへ書込まれるデータの８ビットして解釈される。１４ビットアドレスの上位６ビットはランモードではゼロに設定される。したがって２５６のレジスタのみがアクセス可能である。

したがって、１つの割込み（ＲＤＹ信号320に）により、プロセッサは全てのアクチブチャンネルからのサンプルデータの転送を実行する。プロセッサに接続される装置が多数存在するならば、プロセッサは図１に示されているように個々の装置のチップ選択により数字の順序で各装置をアドレスすることによって単一の割込みに基づいて全てのアクチブチャンネルのサンプル出力を読取ることができる。プロセッサは全ての装置をプログラムし、したがっていずれの装置が最高速度のチャンネルを有するかを知ることができる。唯一の制限はプロセッサが最高のサンプル速度の装置がその次のサンプルを生成する前に全てのチャンネルサンプルを転送しなければならないことである。

代わりに、装置は制御レジスタ中の制御ビットによって単一のチャンネル割込みモードに設定されることができる。このモードでは、データレディ（ＲＤＹ）は任意のアクチブチャンネルが新しい結果をその出力バッファに位置させるときに設定される。プロセッサは前と同様にデータレディに応答するが、データをレディに設定するチャンネルだけを読取る。この方法は各チャンネルのサンプル速度が比較的遅くて広い変化をする場合に使用されることができる。

従来技術の直列周辺インターフェース（ＳＰＩ）通報プロトコルを示す図。好ましい実施形態を示すブロック図。好ましい実施形態でデータ及びアドレスフォーマットの規定を示す図。好ましい実施形態の構造モード及びデータ転送のタイミングを示す図。好ましい実施形態におけるランモード転送のタイミングを示す図。

Claims

少なくとも１つのチャンネルを有するデータソースとプロセッサとの間でデータを転送し、複数の制御レジスタを有する直列インターフェース制御装置において、
制御レジスタはデータ転送のための直列インターフェース制御装置を構成するためのデータ構造を有し、そのデータ構造は、
直列インターフェース制御装置をランモードまたは構造モードのいずれかを選択的に設定するためのフィールドと、
直列インターフェース制御装置のＩ／Ｏモードを記憶するためのフィールドと、
アクチブデータチャンネルのアドレスを記憶するためのフィールドと、
データソースのクロック速度を記憶するためのフィールドとを有している直列インターフェース制御装置。
データソースはＣＩＣデジタルフィルタであり、データ構造はさらに、
ＣＩＣのデシメーション値を記憶するためのフィールドを含んでいる請求項１記載の直列インターフェース制御装置。
データソースはＦＩＲデジタルフィルタであり、データ構造はさらに、
フィールドタップ数を記憶するためのフィールドと、
ＦＩＲフィルタの係数を記憶するためのフィールドとを含んでいる請求項１記載の直列インターフェース制御装置。
２以上のデータチャンネルを含み、データ構造はさらに各チャンネルにおいて、
チャンネルのフィールドタップ数を記憶するためのフィールドと、
そのチャンネルのＦＩＲフィルタの係数を記憶するためのフィールドとを含んでいる請求項３記載の直列インターフェース制御装置。
データ構造はさらにデジタルフィルタのＡＤＣクロック速度を記憶するためのフィールドを含んでいる請求項１記載の直列インターフェース制御装置。
Ｉ／Ｏモードフィールドはさらに、
最高速度のアクチブチャンネルのアドレスを記憶するためのフィールドと、
各チャンネル或いは最高速度のチャンネルに対する直列インターフェースＲＤＹフラグを選択的に記憶するためのフィールドと、
単一チャンネルデータ転送またはマルチチャンネルデータ転送のいずれか一方を選択的に設定するためのフラグを記憶するためのフィールドとを含んでいる請求項１記載の直列インターフェース制御装置。
さらに選択的に個々に制御レジスタをアドレスするための手段を具備している請求項１記載の直列インターフェース制御装置。
選択的に個々に制御レジスタをアドレスするための手段は構造モードデータ構造を有し、その構造モードデータ構造は、
アドレスされる制御レジスタへのデータ転送を読取または書込みに選択的に設定するためのフィールドと、
アドレスされる制御レジスタのアドレスを記憶するためのフィールドと、
アドレスされる制御レジスタに書込まれるかそこから読取られるデータを記憶するためのフィールドとを含んでいる請求項７記載の直列インターフェース制御装置。
構造モードデータ構造は、
アドレスされる制御レジスタへのデータ転送を読取または書込みに選択的に設定するためのフィールドが１ビットを有し、
アドレスされる制御レジスタのアドレスを記憶するフィールドが１４ビットを有し、
アドレスされる制御レジスタへ書込まれるかそこから読取られるデータを記憶するフィールドが８ビットを有し、
構造モードデータ構造はさらにアドレスフィールドとデータフィールドとの間に１ビットの未使用のフィールドを含んでいる請求項８記載の直列インターフェース制御装置。
さらに、単一チャンネルランモードの入力及び出力フォーマットを規定するデータ構造を含み、単一チャンネルランモードの入力及び出力フォーマットをそのように規定するデータ構造は、
８ビット制御アドレスフィールドと８ビット制御レジスタデータフィールドと、１６ビットデータアウトフィールドを含んでいる請求項１記載の直列インターフェース制御装置。
さらに、マルチチャンネルランモードの入力及び出力フォーマットを規定するデータ構造を有し、マルチチャンネルランモードの入力及び出力フォーマットをそのように規定するデータ構造は、
８ビット制御アドレスフィールドと、
８ビット制御レジスタデータフィールドと、
未使用の８ビットフィールドとを含んでいる請求項１記載の直列インターフェース制御装置。
さらに、出力データのための２４ビットデータ構造を含んでいる請求項１１記載の直列インターフェース。
出力データのための２４ビットデータ構造はさらに、
１ビットパリティフィールドと、
２ビットチャンネル識別フィールドと、
１ビットの新しいデータフラグフィールドと、
４ビットの状態フィールドと、
１６ビットのデータフィールドとを含んでいる請求項１１記載の直列インターフェース制御装置。
少なくとも１つのチャンネルを有するデータソースと、
前記データソースとプロセッサとの間でデータを転送し、複数の制御レジスタを有する直列インターフェース制御装置とを具備する集積回路において、前記制御レジスタは、
データ転送のための直列インターフェース制御装置を構成するデータ構造を有し、そのデータ構造はさらに、
直列インターフェース制御装置をそのランモードまたはその構造モードのいずれかに選択的に設定するためのフィールドと、
直列インターフェース制御装置のＩ／Ｏモードを記憶するためのフィールドと、
アクチブデータチャンネルのアドレスを記憶するためのフィールドと、
システムのクロック速度を記憶するためのフィールドとを含んでいる集積回路。
データソースはＣＩＣデジタルフィルタであり、データ構造はさらに、
ＣＩＣのデシメーション値を記憶するためのフィールドを含んでいる請求項１４記載の集積回路。
データソースはＦＩＲデジタルフィルタであり、データ構造はさらに、
フィールドタップ数を記憶するためのフィールドと、
ＦＩＲフィルタの係数を記憶するためのフィールドとを含んでいる請求項１４記載の集積回路。
２以上のデータチャンネルを有し、データ構造はさらに各チャンネルにおいて、
チャンネルのフィルタのタップ数を記憶するためのフィールドと、
ＦＩＲフィルタの係数を記憶するためのフィールドとを含んでいる請求項１６記載の集積回路。
データ構造はさらにデジタルフィルタのＡＤＣクロック速度を記憶するためのフィールドを含んでいる請求項１４記載の集積回路。
Ｉ／Ｏモードフィールドはさらに、
最高速度のアクチブチャンネルのアドレスを記憶するためのフィールドと、
各チャンネル或いは最高速度のチャンネルの直列インターフェースＲＤＹフラグを選択的に記憶するためのフィールドと、
単一チャンネルデータ転送またはマルチチャンネルデータ転送のいずれか一方を選択的に設定するためのフラグを記憶するためのフィールドと含んでいる請求項１４記載の集積回路。
さらに、選択的に個々に制御レジスタをアドレスするための手段を具備している請求項１４記載の集積回路。
選択的に個々に制御レジスタをアドレスするための手段は、構造モードデータ構造を有し、その構造モードデータ構造は、
アドレスされる制御レジスタへのデータ転送を読取または書込みに選択的に設定するためのフィールドと、
アドレスされる制御レジスタのアドレスを記憶するためのフィールドと、
アドレスされる制御レジスタに書込まれるかそこから読取られるデータを記憶するためのフィールドとを含んでいる請求項２０記載の集積回路。
構造モードデータ構造が構成され、それによって、
アドレスされる制御レジスタへのデータ転送を読取または書込みに選択的に設定するためのフィールドは１ビットを有し、
アドレスされる制御レジスタのアドレスを記憶するフィールドは１４ビットを有し、
アドレスされる制御レジスタへ書込まれるかそこから読取られるデータを記憶するフィールドは８ビットを有し、
構造モードデータ構造はさらにアドレスフィールドとデータフィールドとの間に１ビットの未使用のフィールドを含んでいる請求項２１記載の集積回路。
さらに、単一チャンネルランモードの入力及び出力フォーマットを規定するデータ構造を有し、単一チャンネルランモードの入力及び出力フォーマットをそのように規定するデータ構造は、
８ビット制御アドレスフィールドと８ビット制御レジスタデータフィールドと、１６ビットデータアウトフィールドを含んでいる請求項１４記載の集積回路。
さらにマルチチャンネルランモードの入力及び出力フォーマットを規定するデータ構造を含み、マルチチャンネルランモードの入力及び出力フォーマットをそのように規定するデータ構造は、
８ビット制御アドレスフィールドと、
８ビット制御レジスタデータフィールドと、
未使用の８ビットフィールドを含んでいる請求項１４記載の集積回路。
さらに、出力データのための２４ビットデータ構造を含んでいる請求項２４記載の集積回路。
出力データのための２４ビットデータ構造はさらに、
１ビットパリティビットフィールドと、
２ビットチャンネル識別フィールドと、
１ビットの新しいデータフラグフィールドと、
４ビットの状態フィールドと、
１６ビットのデータフィールドとを含んでいる請求項２４記載の集積回路。
出力データのデータ構造はプロセッサクロックにしたがって、直列インターフェース制御装置からプロセッサへクロックアウトされる請求項２６記載の集積回路。
さらに、単一チャンネルデータ転送またはマルチチャンネルデータ転送のいずれか一方を選択的に設定するためのフラグに応答するインターフェース制御論理装置を具備している請求項１９記載の集積回路。