JPH064302A - 多重割込制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプロセッサにおいて、プログラムサ
イズの縮小が図られ、演算処理が速く、演算処理が単純
化できる多重割込制御装置を提供する。 【構成】 マイクロプロセッサ７への多重割込を制御す
る制御装置であって、割込要因を実行する際の優先順位
を決定する優先順位決定手段４と、最も優先順位高い割
込要因の実行の可否を判定する割込可否判定手段５と、
割込可否判定手段が送出するアドレス信号に基づき実行
すべき割込要因に係るベクタアドレスを送出するベクタ
アドレス送出手段８と、を備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサに
対して供給される複数の割込信号を処理する多重割込制
御装置に関する。

【０００２】

【従来の技術とその課題】マイクロプロセッサに割込要
求が供給されるとマイクロプロセッサは割込モードとな
りその割込要因に対応する割込処理を実行するが、図５
に示すように、ある割込要因１を処理するに当たり更に
別の割込処理要求がある場合にはその割込処理を実行
後、元の割込処理を実行する。このようにマイクロプロ
セッサに供給される割込要求に複数の割込要因が存在す
る場合、マイクロプロセッサは、図６に示すように、あ
る割込要因の処理における区切りにおいて他の割込要因
の処理要求の有無を判断しなければならず、この判断は
マイクロプロセッサ内に組み込まれたソフトウエアにて
行なわれている。よって多量の割込要求が存在するよう
な場合には、割込要求の数に応じて上記割込要因の処理
の要求の有無の判断の回数も多くなり、その結果、プロ
グラムサイズの増大と演算処理速度の低下、さらには演
算処理の複雑化につながるという問題点がある。本発明
はこのような問題点を解決するためになされたもので、
マイクロプロセッサにおいて、プログラムサイズの縮小
が図られ、演算処理が速く、演算処理が単純化できる多
重割込制御装置を提供することを目的とする。

【０００３】

【課題を解決するための手段とその作用】本発明は、複
数の割込要因を有する割込要求がマイクロプロセッサに
おける一つの割込端子に供給されて割込処理を実行する
マイクロプロセッサに接続される多重割込制御装置にお
いて、割込要因をラッチするラッチ手段と、上記ラッチ
手段から複数の割込要因が供給され、割込要因の割込処
理を実行する際の優先順位を決定し最も高い優先順位に
対応する割込要因を送出する優先順位決定手段と、上記
優先順位決定手段が送出する割込要因における優先順位
と現在実行中の割込要因における優先順位とを比較し上
記優先順位決定手段から供給された割込要因の割込処理
を上記現在実行中の割込処理に優先して実行するか否か
を判定し、割込アドレス信号を発生する割込可否判定手
段と、上記割込可否判定手段の出力側が接続され、割込
処理が実行される割込要因に応じて上記割込可否判定手
段が送出する上記割込アドレス信号に対応したベクタア
ドレスを送出するベクタアドレス送出手段と、上記割込
アドレス信号が供給されることでマイクロプロセッサに
割込要求信号を送出する割込要求信号送出手段と、を備
えたことを特徴とする。

【０００４】尚、上記優先順位決定手段は、上記ラッチ
手段の各ビットに対応して設けられる、優先順位番号を
格納するレベルレジスタを有し、上記優先順位番号に従
い優先順位を決定するようにしても良く、又、出力側が
上記ラッチ手段に接続され、供給される割込要因を上記
ラッチ手段の各ビットに割り付ける割付手段を備えても
良い。

【０００５】さらに又、本発明は、複数の割込要因を有
する割込要求がマイクロプロセッサにおける一つの割込
端子に供給されて割込処理を実行するマイクロプロセッ
サに接続する多重割込制御装置において、供給される割
込要因をラッチ手段の各ビットに割り付ける割付手段
と、上記割付手段が送出する割込要因をラッチするラッ
チ手段と、上記ラッチ手段から割込要因が供給され、上
記ラッチ手段における各ビット番号に従い上記優先順位
を決定し最も高い優先順位に対応する割込要因を送出す
る優先順位決定手段と、上記優先順位決定手段が送出す
る割込要因における優先順位と現在実行中の割込要因に
おける優先順位とを比較し上記優先順位決定手段から供
給された割込要因の割込処理を上記現在実行中の割込処
理に優先して実行するか否かを判定し、割込アドレス信
号を発生する割込可否判定手段と、上記割込可否判定手
段の出力側が接続され、割込処理が実行される割込要因
に応じて上記割込可否判定手段が送出する上記割込アド
レス信号に対応したベクタアドレスを送出するベクタア
ドレス送出手段と、上記割込アドレス信号が供給される
ことでマイクロプロセッサに割込要求信号を送出する割
込要求信号送出手段と、を備えたことを特徴とする。

【０００６】このように構成することで、割込可否判定
手段は優先順位決定手段が送出した割込要因の実行の可
否を判定し、実行する割込要因の割込アドレス信号を発
生する。ベクタアドレス送出手段は上記割込アドレス信
号に対応したベクタアドレスを送出し、一方割込要求信
号送出手段は上記割込アドレス信号が供給されることで
マイクロプロセッサへ割込要求信号を送出する。よっ
て、マイクロプロセッサは、割込要求信号が供給された
とき、従来のように他の割込要求の有無を判断するプロ
グラムを実行する必要がない。このように割込可否判定
手段等は、マイクロプロセッサにおける割込要因処理要
求の有無の判断回数を減少させるように作用し、その結
果、プログラムサイズの増大防止、演算処理速度の低下
防止、さらには演算処理の複雑化防止を図るように作用
する。

【０００７】

【実施例】本発明の多重割込制御装置の一実施例を図１
を参照し以下に説明する。一つの割込要求に複数の割込
要因１ないしnが存在するとき、これら割込要因１ない
しnは割付ロジック２に供給され、割付ロジック２の出
力側はラッチロジック３に接続される。割付ロジック２
は、図２に示すような構成である。図２には割込要因の
数が例えば４つの場合を示しており、それぞれの割込要
因はそれぞれのトライステートバッファ２０を介してラ
ッチロジック３のそれぞれの入力端子に送出される。
又、割込要因数に対応して４ビットからなりラッチロジ
ック３の各ビットの入力端子毎に設けられる各レジスタ
２１における各ビットの格納値によって上記それぞれの
トライステートバッファ２０はオンオフ制御され、又、
上記レジスタ２１の格納値は例えばソフトウエアにて書
き換え自在である。尚、図２には、ラッチロジック３の
１ビット目の入力端子に対応するレジスタ２１に“０１
００"のデータが格納した場合を示し、よってレジスタ
２１の２ビット目が１であることから、割込要因２が供
給されるトライステートバッファ２０がオン状態とな
り、ラッチロジック３の１ビット目の入力端子には割込
要因２が供給される。ラッチロジック３のその他の入力
端子にも適宜割込要因が供給される。

【０００８】ラッチロジック３の出力側は、供給された
割込要因について、割込処理を行う際の優先順位を決定
する優先順位決定ロジック４に接続される。優先順位決
定ロジック４は、ラッチロジック３の出力端子に対応し
て一義的に優先順位を決定するようにしてもよい。例え
ばラッチロジック３の１ビット目のデータが送出される
出力端子から送出されるデータは優先順位が最も高く、
上記例では、ラッチロジック３の４ビット目の出力端子
から送出されるデータは優先順位が最も低いように優先
順位決定ロジック４は優先順位を決定することができ
る。

【０００９】又、優先順位決定ロジック４は、図３の
(a)に示すように、優先順位番号を格納するレベルレジ
スタ(ＬＢＬ)２２をラッチロジック３のそれぞれの出力
端子に対応して設けても良い。上記例では、優先順位決
定ロジック４は、４つのＬＢＬ２２aないし２２dを設
け、図３の(b)に示すように、例えばＬＢＬ２２a及２２
cには優先順位番号として“１"を、ＬＢＬ２２b及び２
２dには優先順位番号として“２"を格納したとすると、
ＬＢＬ２２a及び２２cに接続されるラッチロジック３の
１ビット目及び３ビット目から送出される割込要因が２
ビット目及び４ビット目から送出される割込要因に比べ
割込処理の優先順位が高いことになる。尚、ＬＢＬ２２
に格納される優先順位番号データは、例えばソフトウエ
アにて書換え自在である。このような構成を採ること
で、ラッチロジック３の出力端子に対して自由に優先順
位レベルを設定することができ、さらに同じ優先順位レ
ベルを複数設けることもできるようになる。

【００１０】又、優先順位決定ロジック４の構成として
上記ＬＢＬ２２を設けた場合には、優先順位はＬＢＬ２
２の格納値にて決定されることより割込要因をラッチロ
ジック３の入力端子に割り付ける必要がなくなるので、
割付ロジック２を省略し、各割込要因を直接ラッチロジ
ック３に供給するようにしても良い。

【００１１】以上説明した優先順位決定ロジック４の出
力側は、現在実行中の割込要因における優先順位と優先
順位決定ロジック４が送出する割込要因における優先順
位とを比較し、優先順位決定ロジック４の送出した割込
要因における優先順位が現在実行中の割込要因における
優先順位を越える場合には優先順位決定ロジック４が送
出した割込要因の割込処理を実行可とし、その他の場合
には優先順位決定ロジック４が送出した割込要因の割込
処理を実行否として上記現在実行中の割込要因の割込処
理を実行する、優先順位決定ロジック４の送出した割込
要因が実行可能か否かを判定する割込可否判定ロジック
５に接続される。

【００１２】又、例えばシステム上の制約により割込要
因を受け付けてはいけない場合が生じるが、そのような
場合に使用するレジスタとして割込可否判定ロジック５
にはステータスレジスタ２３を通常備えており、ステー
タスレジスタ２３はソフトウエアにより割込可否の制御
が可能である。

【００１３】又、上述した優先順位決定ロジック４及び
割込可否判定ロジック５をまとめて構成した例を図４に
示す。尚、図４において上述した各構成部分と同じ構成
部分には同じ符号を付し、又、割込要因数は４である場
合を例としている。

【００１４】以上説明した割込可否判定ロジック５の出
力側はＯＲ回路６及び拡張ベクタリング８に接続され、
ＯＲ回路６の出力側はマイクロプロセッサ７の割込(Ｉ
ＲＱ)端子に接続される。よって、割込可否判定ロジッ
ク５からいずれかの割込要因が送出されると、ＯＲ回路
６からマイクロプロセッサ７のＩＲＱ端子に割込要求信
号が送出され、マイクロプロセッサ７は要求のあった割
込処理を拡張ベクタリング８が送出するベクタアドレス
に基づき実行する。

【００１５】拡張ベクタリング８は、割込可否判定ロジ
ック５から供給される、それぞれの割込要因に対応した
データである割込アドレス信号に基づき、当該割込要因
を処理するためのプログラムが記憶されるベクタアドレ
スを送出する。

【００１６】以上説明した構成部分２から６、８、２３
にて多重割込制御装置を構成する。又、構成部分２から
８、２３は、１チップの半導体集積回路として形成する
こともできる。尚、割込可否判定ロジック５にはレベル
レジスタ２２、ステータスレジスタ２３を含んでいる。

【００１７】以上のように構成される多重割込制御装置
の動作を以下に説明する。尚、上記説明と同様に、割込
要因数は４つの場合を例にとる。ラッチロジック３に
は、割付ロジック２における上述した動作にて、例えば
１ビット目には割込要因２が供給され、２ビット目には
割込要因１が供給され、３ビット目には割込要因３が供
給され、４ビット目には割込要因４が供給されたとす
る。

【００１８】優先順位決定ロジック４が上述したＬＢＬ
２２にて構成され、ＬＢＬ２２aないし２２cの優先順位
番号が“２"で、ＬＢＬ２２dの優先順位番号が“１"と
したとき、ラッチロジック３から各割込要因が供給され
た優先順位決定ロジック４は、割込要因４を割込可否判
定ロジック５に送出する。

【００１９】割込可否判定ロジック５は、割込要因１な
いし４が発生する基礎となった割込要因であって、図４
に示す実行中レベルレジスタにその値が格納されてい
る、現在実行中の割込要因１の有する優先順位と割込要
因４の優先順位とを比較し、割込要因１の優先順位番号
が割込要因４の優先順位番号を越えていれば、割込要因
４に対応する割込アドレス信号を拡張ベクタリング８及
びＯＲ回路６へ送出する。一方、割込要因１の優先順位
番号が割込要因４の優先順位番号以下であれば、割込可
否判定ロジック５は割込要因４の割込信号は送出しな
い。

【００２０】拡張ベクタリング８は、割込可否判定ロジ
ック５から供給される、それぞれの割込要因に対応した
割込アドレス信号に基づき、当該割込要因を処理するた
めのプログラムが記憶されるベクタアドレスを送出す
る。ＯＲ回路６にデータが供給されることで、ＯＲ回路
６からマイクロプロセッサ７のＩＲＱ端子には割込要求
信号が供給されマイクロプロセッサ７は拡張ベクタリン
グ８が送出するベクタアドレスに従い読み出されるプロ
グラムを実行する。

【００２１】このように本実施例の多重割込制御装置で
は、マイクロプロセッサに供給される割込要求に複数の
割込要因が存在する場合、割込要因には優先順位が与え
られることから、マイクロプロセッサはこの優先順位に
従い処理を実行すれば良く、マイクロプロセッサはある
割込要因の処理における区切りにおいて他の割込要因の
処理要求の有無を判断する必要がなくなる。よって、割
込要因が複数存在してもマイクロプロセッサにおいてプ
ログラムサイズが増大することはなく、よって演算速度
の低下が生じず、又、演算処理を単純化することができ
る。

【００２２】

【発明の効果】以上詳述したように本発明によれば、ラ
ッチ手段又は優先順位決定手段により割込要因には優先
順位が与えられ、ベクタアドレス送出手段から実行する
割込要因に応じたベクタアドレスが送出されることか
ら、マイクロプロセッサはこの優先順位に従い処理を実
行すれば良く、マイクロプロセッサはある割込要因の処
理における区切りにおいて他の割込要因の処理要求の有
無を判断する必要がなくなる。よって、割込要因が複数
存在してもマイクロプロセッサにおいてプログラムサイ
ズが増大することはなく、よって演算速度の低下が生じ
ず、又、演算処理を単純化することができる。

【図面の簡単な説明】

【図１】 本発明の多重割込制御装置の一実施例におけ
る構成を示すブロック図である。

【図２】 図１に示す割付ロジックの一構成例を示す図
である。

【図３】 図１に示す優先順位決定ロジックの一構成例
を示す図である。

【図４】 図１に示す優先順位決定ロジック及び割込可
否判定ロジックを一体化した場合の構成例を示すブロッ
ク図である。

【図５】 従来、割込処理を行う場合の動作を示すフロ
ーチャートである。

【図６】 従来、多重割込処理を行う場合の動作を示す
フローチャートである。

【符号の説明】

２…割付ロジック、３…ラッチロジック、４…優先順位
決定ロジック、５…割込可否判定ロジック、７…マイク
ロプロセッサ、８…拡張ベクタリング、２２…レベルレ
ジスタ、２３…ステータスレジスタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の割込要因を有する割込要求がマイ
   クロプロセッサにおける一つの割込端子に供給されて割
   込処理を実行するマイクロプロセッサに接続される多重
   割込制御装置において、 割込要因をラッチするラッチ手段と、 上記ラッチ手段から複数の割込要因が供給され、割込要
   因の割込処理を実行する際の優先順位を決定し最も高い
   優先順位に対応する割込要因を送出する優先順位決定手
   段と、 上記優先順位決定手段が送出する割込要因における優先
   順位と現在実行中の割込要因における優先順位とを比較
   し上記優先順位決定手段から供給された割込要因の割込
   処理を上記現在実行中の割込処理に優先して実行するか
   否かを判定し、割込アドレス信号を発生する割込可否判
   定手段と、 上記割込可否判定手段の出力側が接続され、割込処理が
   実行される割込要因に応じて上記割込可否判定手段が送
   出する上記割込アドレス信号に対応したベクタアドレス
   を送出するベクタアドレス送出手段と、 上記割込アドレス信号が供給されることでマイクロプロ
   セッサに割込要求信号を送出する割込要求信号送出手段
   と、を備えたことを特徴とする多重割込制御装置。
2. 【請求項２】 上記優先順位決定手段は、上記ラッチ手
   段の各ビットに対応して設けられる、優先順位番号を格
   納するレベルレジスタを有し、上記優先順位番号に従い
   優先順位を決定する、請求項１記載の多重割込制御装
   置。
3. 【請求項３】 出力側が上記ラッチ手段に接続され、供
   給される割込要因を上記ラッチ手段の各ビットに割り付
   ける割付手段を備えた、請求項１又は２記載の多重割込
   制御装置。
4. 【請求項４】 複数の割込要因を有する割込要求がマイ
   クロプロセッサにおける一つの割込端子に供給されて割
   込処理を実行するマイクロプロセッサに接続する多重割
   込制御装置において、 供給される割込要因をラッチ手段の各ビットに割り付け
   る割付手段と、 上記割付手段が送出する割込要因をラッチするラッチ手
   段と、 上記ラッチ手段から割込要因が供給され、上記ラッチ手
   段における各ビット番号に従い上記優先順位を決定し最
   も高い優先順位に対応する割込要因を送出する優先順位
   決定手段と、 上記優先順位決定手段が送出する割込要因における優先
   順位と現在実行中の割込要因における優先順位とを比較
   し上記優先順位決定手段から供給された割込要因の割込
   処理を上記現在実行中の割込処理に優先して実行するか
   否かを判定し、割込アドレス信号を発生する割込可否判
   定手段と、 上記割込可否判定手段の出力側が接続され、割込処理が
   実行される割込要因に応じて上記割込可否判定手段が送
   出する上記割込アドレス信号に対応したベクタアドレス
   を送出するベクタアドレス送出手段と、 上記割込アドレス信号が供給されることでマイクロプロ
   セッサに割込要求信号を送出する割込要求信号送出手段
   と、を備えたことを特徴とする多重割込制御装置。