JP2003186864A - マイクロコンピュータ入出力端子制御装置及びこのマイクロコンピュータ入出力端子制御装置を備えた電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 複数の入出力端子を備えた入出力部を有する
マイクロコンピュータにおいて、複数の入出力端子のそ
れぞれに独立した制御兼データレジスタを割り当て、こ
の割り当てた制御兼データレジスタのビットにより入力
モード、出力モード、機能選択等を行なわせるようにし
て、処理の高速化及びプロセスの容易化を図る。 【解決手段】 演算処理部とメモリ部と入出力部とを備
えたマイクロコンピュータであって、入出力部は、複数
の入出力端子の各々に対応して設けられている特定の機
能ブロックを選択する出力機能選択手段と、この出力機
能選択手段により選択された機能ブロックのデータを入
出力端子に出力することを制御する出力制御手段と、出
力機能選択手段及び出力制御手段の各々を制御する制御
レジスタとを備え、制御レジスタは、複数の入出力端子
の各々に独立した制御兼データレジスタを割り付け、こ
の割り付けた制御兼データレジスタが出力機能選択手段
及び出力制御手段をビットに対応付けして制御するよう
にしたことである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ入出力端子制御装置及びこのマイクロコンピュータ
入出力端子制御装置を備えた電子機器に関し、詳しくは
シングルチップマイクロコンピュータ等の半導体集積回
路における入出力を司る入出力部に改良を加えたマイク
ロコンピュータ入出力端子制御装置及びこのマイクロコ
ンピュータ入出力端子制御装置を備えた電子機器に関す
るものである。

【０００２】

【従来の技術】従来技術における、マイクロコンピュー
タ上において、データの入出力を制御する機能を有する
マイクロコンピュータ入出力端子制御装置を備えた電子
機器５１は、図８に示すように、マイクロコンピュータ
入出力端子制御装置５２と、この装置５２の制御により
様々に駆動する被制御対象０〜７（６３）とからなり、
その他の電源、機構部等は省略されている。

【０００３】マイクロコンピュータ入出力端子制御装置
５２は、ＲＯＭやＲＡＭを備えたメモリ部５３と、この
メモリ部５３にアクセスして所定のプロセスに従った処
理を行なう演算処理部５４と、演算処理部５４へのデー
タの送受信と、外部の被制御対象０〜７（６３）とコン
タクトしてデータの送受信を行なう入出力部５５とから
大略構成されている。

【０００４】入出力部５５は、複数の入出力端子０〜７
の各々に対応した端子制御ブロック０〜７（５６、５
７、５８）と、この端子制御ブロック０〜７（５６、５
７、５８）をビット位置を同じくして機能別に制御する
４つのレジスタである入出力制御レジスタ５９、機能切
替レジスタ６０、読出しデータレジスタ６１、書込みデ
ータレジスタ６２からなる。この４つのレジスタのビッ
トＢ０が端子制御ブロック０（５６）、ビットＢ１が端
子制御ブロック１（５７）、…，同じく、ビットＢ７が
端子制御ブロック７（５８）を制御するようになってい
る。

【０００５】更に詳しく、この４つのレジスタ５９、６
０、６１、６２と端子制御ブロック０〜７（５６、５
７、５８）との関係を説明すると、図９に示すように、
入出力端子０〜７の各々に接続してなる端子制御ブロッ
ク０〜７（５６、５７、５８）が存在し、これらの端子
制御ブロック０〜７（５６、５７、５８）の出力バッフ
ア６５からの出力を制御するためのビットＢ０〜Ｂ７を
有する入出力制御レジスタ５９、端子制御ブロック０〜
７（５６，５７、５８）の機能選択回路の機能選択を制
御するためのビットＢ０〜Ｂ７を有する機能切替制御レ
ジスタ６０、端子制御ブロック０〜７（５６、５７、５
８）の機能選択回路の読み出しを制御するためのビット
Ｂ０〜Ｂ７を有する入力データを制御する読出しデータ
レジスタ６１、ビットＢ０〜Ｂ７を有する出力データを
制御する書込みデータレジスタ６２を備えている。

【０００６】そして、入出力制御レジスタ５９のビット
Ｂ０〜Ｂ７は、端子制御ブロック０〜７（５６，５７、
５８）の入出力端子０〜７に出力する出力バッフア６５
のそれぞれに対応付けして割り付けられ、それぞれの出
力バッフア６５を制御する構成になっている。例えば、
入出力制御レジスタ５９のビットＢ０は端子制御ブロッ
ク０（５６）の入出力端子０に出力する出力バッフア６
５を制御し、ビットＢ１は端子制御ブロック１（５７）
の入出力端子１に出力する出力バッフアを制御し、…、
同じように、ビットＢ７は端子制御ブロック７（５８）
の入出力端子７に出力する出力バッフアを制御する。

【０００７】機能切替制御レジスタ６０のビットＢ０〜
Ｂ７は、端子制御ブロック０〜７（５６、５７、５８）
のそれぞれの機能切替回路を構成するセレクタ６４を制
御する構成になっている。例えば、機能切替制御レジス
タ６０のビットＢ０は端子制御ブロック０（５６）のセ
レクタ６４を制御して機能ブロック１（６７）を選択す
る。同じく、ビットＢ１は端子制御ブロック１（５７）
のセレクタを制御し、…、同じように、ビットＢ７は端
子制御ブロック７（５８）のセレクタを制御する。

【０００８】読み出しデータレジスタ６１のビットＢ０
〜Ｂ７は、端子制御ブロック０〜７（５６，５７，５
８）の入力バッフア６６の内容を機能ブロック２（６
８）に読み出すか否かを選択する。

【０００９】このように、入出力端子毎に４種類のレジ
スタ５９、６０、６１，６２を用意し、その４種類のレ
ジスタ５９、６０、６１、６２のビット配分で入出力端
子０〜７を割り付ける構成になっている。

【００１０】このような構成からなる入出力部５５の回
路について、特に入出力端子０のみについて説明する
と、図１０に示すように、４つのレジスタ５９、６０、
６１、６２及びプルアップ制御レジスタ６９は全てデー
タバスのビットＢ０を使用して制御する構成になってお
り、４つのレジスタ５９、６０、６１、６２、６９はＷ
ｒｉｔｅ信号１〜４により制御され、読出しデータレジ
スタ６１はＲｅａｄ信号により制御される。プルアップ
制御レジスタ６９の出力側は第１のゲート７０の一方の
入力端子を経由してプルアップトランジスタ７１のゲー
トに接続されている。入出力制御レジスタ５９の出力側
は、第１のゲート７０の他方の入力端子、出力バッフア
６５の制御端子、及び第２のゲート７２の一方の入力端
子に接続されている。機能切替レジスタ６０の出力側
は、セレクタ６４の一方の入力端６４ａの一方の入力側
に接続されている。書込みデータレジスタ６２の出力側
は、セレクタ６４の一方の入力端６４ａの他方の入力側
に接続されている。このセレクタ６４の他方の入力端６
４ｂの一方の入力側は機能切替レジスタ６０に接続し、
他方の入力側は出力データである機能ブロック１（６
７）に接続されている。

【００１１】又、入出力端子０は入力バッフア６６に接
続され、その出力側は第１のバッフア７３及び第２のバ
ッフア７４に接続され、この第２のバッフア７４は機能
ブロック２（６８）に接続されている。ここで第２のゲ
ート７２及び第１のバッフア７３で読出しデータレジス
タ６１を形成する。

【００１２】このような構成からなる入出力端子０とレ
ジスタとの関係において、出力モードのときには、機能
切替レジスタ６０のビットＢ０を“Ｌ”、書込みデータ
レジスタ６２の出力が出力バッフアに接続される。そし
て、入出力制御レジスタ５９のビットＢ０が“Ｈ”であ
れば、出力バッフア６５がイネーブルになり、入出力端
子０に書込みデータレジスタ６２で指定されたデータが
出力される。もし、機能切替レジスタ６０のビットＢ０
が“Ｈ”であればセレクタ６４は機能ブロック１（６
７）を選択し、入出力制御レジスタ５９のビットＢ０が
“Ｈ”であれば出力バッフア６５がイネーブルになり、
入出力端子０に機能ブロック１（６７）の出力データが
出力されることになる。

【００１３】又、入力モードのときには、入出力端子０
を経由して入力バッフア６６にデータが入力される。こ
のとき、入出力制御レジスタ５９のビットＢ０が“Ｌ”
であり、第２のゲート７２がイネーブルになり、ＲＥＡ
Ｄ信号が“Ｈ”になるとデータバスのビットＢ０に入力
データが入力される。又、第２のバッフア７４を経由し
て機能ブロック２（６８）にも入力データが入力され
る。

【００１４】このような、上記動作をする入出力部５５
において、例えば、入出力端子０の機能を切り替えると
きには、他の入出力端子１〜７を制御するビットＢ１〜
Ｂ７に影響を与えないように、Ｒｅａｄ−Ｍｏｄｉｆｙ
−Ｗｒｉｔｅ動作（以下、ＲＭＷ動作という）を行なう
必要がある。しかし、このＲＭＷ動作中に他のタスクや
割込み処理によって、例えば、入出力端子１の機能が切
り替えられても、上記の入出力端子０に対するＲＭＷ動
作の後半処理によって入出力端子１の機能が元に戻って
しまうという、所謂、ＲＭＷ動作の衝突が発生する。

【００１５】具体的に、このＲＭＦ動作の衝突につい
て、図９を参考にして、図１１に示すブロック図を参照
して、以下説明する。

【００１６】先ず、入出力制御レジスタ５９のビット構
成が“ｘｘｘｘｘｘ０１”であるときに、入出力端子０
の機能切替えを出力モードから入力モードに切替えるに
は、変数Ａに入出力制御レジスタ５９のビットＢ０〜Ｂ
７を読み出して格納する(ステップＳＴ１１)。

【００１７】次に、変数Ａに読み出されたビットＢ０を
“０”に設定する（ステップＳＴ１２）。

【００１８】この状態のときに、割込みまたはタスク切
替えのアクションが発生し、入出力端子１の機能切替え
を入力モードから出力モードにするものであるとする。

【００１９】そうすると、先ず、変数Ｂに入出力制御レ
ジスタ５９のビットＢ０〜Ｂ７を読み出して格納する
（ステップＳＴ１３）。

【００２０】そして、変数ＢのビットＢ０を“１”に設
定し、入出力制御レジスタ５９に変数Ｂの内容を書き戻
すことにより、入出力制御レジスタ５９の内容は“ｘｘ
ｘｘｘｘ１１”に書き替えられ、一連の入出力制御レジ
スタ５９の内容の書き換えは終了する（ステップＳＴ１
４、ＳＴ１５）。

【００２１】さて、このようにして、割込み又はタスク
切替えのアクションに対する作業が完了した後に、最初
の変数Ａに読み出されている入出力端子０に対する機能
切替えの内容が入出力制御レジスタ５９に書き戻され
て、入出力制御レジスタ５９のビット構成の内容は“ｘ
ｘｘｘｘｘ００”となる（ステップＳＴ１６）。

【００２２】このように、本来であれば、入出力制御レ
ジスタ５９の内容は遅く発生した入出力端子１のアクシ
ョンに対応した内容に切り替わっていなければならない
はずが、最初の入出力端子０に対するアクションの内容
になっているのは、入出力端子０〜７の機能切替え、出
力信号の切替えが１つの入出力制御レジスタ５９を使用
しているという回路設計上の基本的な問題があるからで
ある。

【００２３】従って、この誤動作を解決するためには、
例えば、ＯＳ（ＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）のシ
ステムコール機能を呼び出して入出力端子０〜７用のＲ
ＭＷ動作中は他のタスクや割込みを禁止する必要があ
る。

【００２４】このＲＭＷ動作中のタスク切替え及び割込
みを禁止するためには、図１２に示すように、切替え禁
止フラグと切替え許可フラグを使用して、入出力端子０
〜７の機能切替えを必ず１つの入出力端子の機能切替え
操作が終了してから次の入出力端子の機能切替えを行な
うようにソフト的に制御する。

【００２５】先ず、例えば、入出力端子０の機能切替え
を出力モードから入力モードに切替えるオペレーション
が発生したとすると、先ず、切替え禁止フラグをオンに
して、ほかの端子の機能切替えができないようにプロテ
クトする（ステップＳＴ２１）。そして、入出力制御レ
ジスタ５９のビットＢ０〜Ｂ７の内容を読み出して変数
Ａに入力する（ステップＳＴ２２）。

【００２６】次に、変数ＡのビットＢ０の内容を“０”
にセットする（ステップＳＴ２３）。

【００２７】次に、この変数Ａの内容を入出力制御レジ
スタ５９に書き戻す。この場合、入出力制御レジスタ５
９の内容は“ｘｘｘｘｘｘ００”になる（ステップＳＴ
２４）。

【００２８】そして、切替え許可フラグをオンにして、
他の割込みやタスクの介入を許可する(ステップＳＴ２
５)。

【００２９】この状態で、割込み又はタスク切替えが発
生し、入出力端子１の機能切替えを入力モードから出力
モードにするものである場合には、先ず、切替え禁止フ
ラグをオンにして他の割込み又はタスク切替えができな
いようにする（ステップＳＴ２６）。

【００３０】次に、変数Ｂに入出力制御レジスタ５９の
ビットＢ０〜Ｂ７の内容を読み出して格納する（ステッ
プＳＴ２７）。

【００３１】そして、変数ＢのビットＢ１を“１”にし
て、入出力制御レジスタ５９に変数Ｂを書き戻すことに
より、入出力制御レジスタ５９の内容は“ｘｘｘｘｘｘ
１０”になる（ステップＳＴ２８、ＳＴ２９）。

【００３２】そして、切替え許可フラグをオンにして一
連の切替えオペレーションは終了する（ステップＳＴ３
０）。

【００３３】

【発明が解決しようとする課題】しかしながら、従来技
術で説明したマイクロコンピュータ入出力端子制御装置
において、例えば、入出力端子０の機能を切替える際
に、その入出力端子０のビット情報を蓄積しておく必要
があるために、ソフト的にタスクや割込みを禁止させる
必要があり、このプログラムによる手当てが複雑で且つ
アクセス時間を遅くしているという問題がある。

【００３４】従って、マイクロコンピュータに設けてあ
る複数の多機能入出力端子の機能を単一の入出力命令で
他の入出力端子に影響を与えずに、入力モード又は出力
モード等の機能を選択する手法及び装置に解決しなけれ
ばならない課題を有する。

【００３５】

【課題を解決するための手段】上記課題を解決するため
に、本発明に係るマイクロコンピュータ入出力端子制御
装置は、次に示す構成にすることである。

【００３６】（１）マイクロコンピュータ入出力端子制
御装置は、演算処理部とメモリ部と入出力部とを備えた
マイクロコンピュータであって、前記入出力部は、複数
の入出力端子と、該複数の入出力端子の各々に対応して
設けられている特定の機能ブロック或いはデータバスの
ビットを選択する出力機能選択手段と、該出力機能選択
手段により選択された機能ブロック或いはデータバスの
ビットのデータを前記入出力端子に出力することを制御
する出力制御手段と、前記出力機能選択手段及び出力制
御手段にビットを割り付けて制御する制御レジスタとを
備え、前記制御レジスタは、前記複数の入出力端子の各
々に独立した制御兼データレジスタを割り付け、該割り
付けた制御兼データレジスタが前記出力機能選択手段及
び出力制御手段をビットに対応付けして制御するように
したことである。

【００３７】このように、入出力端子毎に独立した制御
兼データレジスタを用いて出力信号の選択及び機能選択
を行なわせるようにしたことにより、１つの入出力端子
を選択しているときでも、他の入出力端子を選択して
も、その内容が衝突するという現象が回避できるばかり
でなく、入出力端子をマルチタスクシステムで容易に利
用できるばかりでなく、このような入出力端子を利用す
るプログラムが簡潔になり、又、入出力端子を選択する
際のソフト的なプロテクトを不要にできるため入出力端
子を高速に利用できるようになる。

【００３８】又、（２）前記入出力端子の各々に備えた
制御兼データレジスタによる前記出力機能選択手段及び
出力制御手段を制御するビットは、同一の制御をするも
のに対しては同一のビット位置に割り付けること；
（３）前記出力機能選択手段には、複数の機能ブロック
或いは複数のデータバスのビットから特定の機能ブロッ
ク或いはデータバスのビットを選択する出力機能設定手
段を備えたこと；（４）前記制御兼データレジスタに
は、前記入出力端子からの入力信号を読み出すための読
出し用ビットを割り付けたこと；（５）前記読出し用ビ
ットは、データバスのビットのうちの最上位ビットを割
り付けること；（６）前記入出力部には、前記入出力端
子から所定の機能ブロック或いはデータバスのビットに
データを入力する入力機能選択手段を設けたこと；
（７）前記入力機能選択手段には、複数の機能ブロック
或いは複数のデータバスのビットのうち特定の機能ブロ
ック或いはデータバスのビットを選択する入力機能設定
手段を備えたことである。

【００３９】（８）電子機器は、演算処理部とメモリ部
と入出力部とを備えたマイクロコンピュータと、該マイ
クロコンピュータの入出力部に接続して被制御対象を駆
動制御する手段を備えた電子機器であって、前記マイク
ロコンピュータの入出力部は、複数の入出力端子と、該
複数の入出力端子の各々に対応して設けられている特定
の機能ブロック或いはデータバスのビットを選択する出
力機能選択手段と、該出力機能選択手段により選択され
た機能ブロック或いはデータバスのビットのデータを前
記入出力端子に出力することを制御する出力制御手段
と、前記出力機能選択手段及び出力制御手段にビットを
割り付けて制御する制御レジスタとを備え、前記制御レ
ジスタは、前記複数の入出力端子の各々に独立した制御
兼データレジスタを割り付け、該割り付けた制御兼デー
タレジスタが前記出力機能選択手段及び出力制御手段を
ビットに対応付けして制御するようにしたことである。

【００４０】このように、電子機器に搭載されているマ
イクロコンピュータ入出力端子制御装置において、その
入出力部は入出力端子毎に独立した制御兼データレジス
タを用いて出力信号の選択及び機能選択を行なわせるよ
うにしたことにより、１つの入出力端子を選択している
ときでも、他の入出力端子を選択しても、そのレジスタ
の内容が衝突するという現象が回避できるばかりでな
く、入出力端子をマルチタスクシステムで容易に利用で
きるばかりでなく、このような入出力端子を利用するプ
ログラムが簡潔になり、又、入出力端子を選択する際の
ソフト的なプロテクトを不要にできるため入出力端子を
高速に利用できるようになる。

【００４１】又、（９）前記入出力端子の各々に備えた
制御兼データレジスタによる前記出力機能選択手段及び
出力制御手段を制御するビットは、同一の制御をするも
のに対しては同一のビット位置に割り付けること；（１
０）前記出力機能選択手段には、複数の機能ブロック或
いは複数のデータバスのビットから特定の機能ブロック
或いはデータバスのビットを選択する出力機能設定手段
を備えたこと；（１１）前記制御兼データレジスタに
は、前記入出力端子からの入力信号を読み出すための読
出し用ビットを割り付けたこと；（１２）前記読出し用
ビットは、データビットのビットのうちの最上位ビット
を割り付けること；（１３）前記入出力部には、前記入
出力端子から所定の機能ブロック或いはデータバスのビ
ットにデータを入力する入力機能選択手段を設けたこ
と；（１４）前記入力機能選択手段には、複数の機能ブ
ロック或いは複数のデータバスのビットのうち特定の機
能ブロック或いはデータバスのビットを選択し、該選択
した機能ブロック或いはデータバスのビットにデータを
入力する入力機能設定手段を備えたことである。

【００４２】

【発明の実施の形態】次に、本発明に係るマイクロコン
ピュータ入出力端子制御装置及びこのマイクロコンピュ
ータ入出力端子制御装置を備えた電子機器の実施形態を
図面を参照して説明する。

【００４３】本発明に係るマイクロコンピュータ入出力
端子制御装置を備えた電子機器１１は、図１に示すよう
に、マイクロコンピュータ入出力端子制御装置１２と、
このマイクロコンピュータ入出力端子制御装置１２によ
り制御される複数の被制御対象０〜７（２２）とからな
り、その他の例えば機構的な部分は省略されている。

【００４４】マイクロコンピュータ入出力端子制御装置
１２は、ＲＯＭやＲＡＭ等からなるメモリ部１３と、こ
のメモリ部１３にアクセスして所定のソフトウェアを解
読して演算処理する演算処理部１４と、被制御対象０〜
７（２２）並びに演算処理部１４とのデータの送受信及
びその制御をする入出力部１５とを備えた構成になって
いる。

【００４５】被制御対象０〜７（２２）は、例えば、モ
ータの制御等に使用されその対象は機器によって様々に
変化する。

【００４６】入出力部１５は、被制御対象０〜７（２
２）と接続する入出力端子０〜７を備え、これら入出力
端子０〜７の各々は、各々に対応した独立の制御レジス
タである制御兼データレジスタ０、１〜７（１６、１７
〜１８）によって、様々な機能の選択及び入出力端子０
〜７に出力する出力信号の選択等を制御する構成になっ
ている。ここで、入出力端子０〜７は、８ポートになっ
ているがこれに限定されることなく、そのポートの数は
用途に応じて増減でき、その数に応じて制御兼データレ
ジスタ０〜７（１６、１７、１８）も増減できる構成に
なっている。

【００４７】入出力端子０〜７と制御兼データレジスタ
０〜７（１６、１７、１８）との関係は、図２に示すよ
うに、入出力端子０〜７に対応した端子制御ブロック０
〜７（１９、２０、２１）が存在し、この端子制御ブロ
ック０〜７（１９、２０、２１）の各々に対して、独立
した制御兼データレジスタ０〜７（１６、１７、１８）
を備えた構成になっている。例えば、入出力端子０、端
子制御ブロック０（１９）、制御兼データレジスタ０
（１６）が一組とし、入出力端子１、端子制御ブロック
１（２０）、制御兼データレジスタ１（１７）が一組と
し、…、続いて、入出力端子７、端子制御ブロック７
（２１）、制御兼データレジスタ７（１８）が一組とな
っている。

【００４８】そして制御兼データレジスタ０〜７（１
６、１７、１８）は、入出力の選択はビットＢ６が司
り、出力信号の機能選択はビットＢ１が司り、入力信号
はビットＢ７から参照され、出力データはビットＢ０が
司るように構成されてる。

【００４９】このような構成において、制御兼データレ
ジスタ０（１６）は端子制御ブロック０（１９）のみに
接続されており、端子制御ブロック１〜７（２０、２
１）には接続されていない。以下、制御兼データレジス
タ０（１６）を例にして、図３を参照して以下説明す
る。

【００５０】先ず、制御兼データレジスタ０（１６）の
データバスのビットＢ０或いは機能ブロック１（３４）
における出力モードのときは、機能選択手段であるセレ
クタ３１にいて、制御兼データレジスタ０（１６）のビ
ットＢ１の指定で選ばれた一方が出力信号選択手段であ
る出力バッフア３２を介して入出力端子０に出力され
る。

【００５１】制御兼データレジスタ０（１６）のビット
Ｂ６で出力バッフア３２の出力制御を行ない、例えば、
“Ｌ”で出力禁止、“Ｈ”で出力許可になる。

【００５２】入出力端子０のレベルは、入力バッフア３
３で常に制御兼データレジスタ０（１６）のビットＢ７
と機能ブロック２（３５）に与えられている。通常、最
上位ビットは符号ビットとして用いられており、符号の
判定に要するプログラムステップ数は信号の値の判定よ
り同等かより少ないので、ビットＢ７を入出力単位の最
上位ビットとして読出し用ビットとすれば、入力の判定
の際のプログラムステップ数を少なくできる。

【００５３】図４は、図３に示す入出力端子０と制御兼
データレジスタ０（１６）との関係を示す簡略化した回
路図であり、その接続状態は、制御兼データレジスタ０
（１６）のビットを機能別に分離した状態となってお
り、データバスのビットＢ５はプルアップ用制御レジス
タ１６ａ、データバスのビットＢ６は入出力用制御レジ
スタ１６ｂ、データバスのビットＢ１は機能切替用レジ
スタ１６ｃ、データバスのビットＢ０はデータレジスタ
１６ｄ、データバスのビットＢ７は入力データを司る構
成になっており、レジスタ１６ａ、１６ｂ、１６ｃ、１
６ｄはＷｒｉｔｅ信号により制御され、データバスのビ
ットＢ７はＲｅａｄ信号により制御される。そして、プ
ルアップ用制御レジスタ１６ａの出力側が第１のゲート
３６に接続し、その第１のゲート３６の出力側がプルア
ップトランジスタ３７のゲートに接続されている。入出
力用制御レジスタ１６ｂの出力側は出力バッフア３２の
制御端子及び第２のゲート３８に接続されている。機能
切替用レジスタ１６ｃの出力側がセレクタ３１の一方の
入力端３１ａの入力側に接続されている。データレジス
タ１６ｄの出力側は、セレクタ３１の他方の入力端３１
ｂの入力側に接続されている。このセレクタ３１の他方
の入力端３１ｂの他方の入力側には機能ブロック１（３
４）が接続されている。この機能ブロック１（３４）は
様々な制御を行なうもので、機器によって予め制御すべ
き内容が決まっている。

【００５４】セレクタ３１の出力側が出力バッフア３２
の入力側に接続し、その出力側が入出力端子０に接続し
ている。この入出力端子０は、又、入力バッフア３３の
入力側に接続し、その出力側は第１のバッフア３９及び
第２のバッフア４０に接続され、この第２のバッフア４
０の出力側が機能ブロック２（３５）に接続されてい
る。この機能ブロック２（３５）は、入出力端子０から
得られたデータ及び命令等によって、予め定まっている
プロセスに従って駆動するもので機器によってその駆動
するものは予め定められている。この第１のバッフア３
９の出力側はデータビットのビットＢ７に接続されてい
る。

【００５５】このような接続状態からなる制御兼データ
レジスタ０（１６）及び端子制御ブロック０（１９）に
おいて、入出力端子０から信号を出力する出力モードの
場合は、第１のゲート３６によってプルアップトランジ
スタ３７がオフになる。

【００５６】同時に、入出力用制御レジスタ１６ｂのビ
ットＢ６が“Ｈ”であることにより出力バッフア３２を
イネーブルにする。この状態で、機能切替用レジスタ１
６ｃのビットＢ１により、データレジスタ１６ｄ若しく
は機能ブロック１（３４）のどちらかを選択するように
制御する。例えば、ビットＢ１が“Ｈ”であれば、機能
ブロック１（３４）を選択し、ビットＢ１が“Ｌ”であ
ればデータレジスタ１６ｄを選択するようにする。この
選択されたものは、出力バッフア３２に送られ、出力バ
ッフア３２がイネーブルの状態であれば、その選択され
た機能ブロック１（３４）若しくはデータレジスタ１６
ｄで指定されたデータが入出力端子０を経由して出力さ
れることになる。

【００５７】入力モードの場合は、入出力用制御レジス
タ１６ｂのビットＢ６が“Ｌ”の状態であり、第２のゲ
ート３８を経由して第１のバッフア３９がイネーブルに
なり、入力バッフア３３に入力されたデータは第１のバ
ッフア３９を経由して、ＲＥＡＤ信号が“Ｈ”であるこ
とを条件にデータバスのビットＢ７に入力される。又、
第２のバッフア４０を経由して機能ブロック２（３５）
に入力される。

【００５８】このようにして、１つの制御兼データレジ
スタ０（１６）を利用して、出力信号の選択及び機能の
選択をビットに割り付けて行なうようにすれば、他の入
出力端子１〜７に影響を与えないでデータの入出力制御
を行なうことができるのである。

【００５９】又、制御兼データレジスタ０（１６）と入
出力端子０、制御兼データレジスタ１（１７）と入出力
端子１、…というように、入出力端子毎に独立した制御
レジスタを使用するようにすると、所謂、同時切り替え
が可能になる。

【００６０】同時切替えは、図５に示すように、例え
ば、入出力端子０及び１に対して、それぞれにリクエス
トが発生した場合でも、それぞれが独立して機能切替え
及び入出力モードの切替えができるというものである。

【００６１】先ず、入出力端子０に対する機能切替えを
入力モードにする場合には、入出力用制御レジスタ１６
ｂのビットＢ６を“Ｌ”にして、制御兼データレジスタ
０（１６）に“ｘ０ｘｘｘｘｘｘ”を書き込む（ステッ
プＳＴ３１）。そうすると、出力バッフア３２がディゼ
ーブルになり入力モードになる。

【００６２】そして、同時であってもよく、又はこの入
出力端子０が入力モードになったときに、入出力端子１
の機能切替えを出力モードにする割込み又はタスク切替
えが発生した場合には、データレジスタ１６ｄのビット
Ｂ０を“Ｈ”、入出力用制御レジスタ１６ｂのビットＢ
６を“Ｈ”にして、制御兼データレジスタ１（１７）に
“ｘ１ｘｘｘｘｘ１”を書き込むことで完了する（ステ
ップＳＴ３２）。そうすると、入出力用制御レジスタ１
６ｂのビットＢ６が“Ｈ”であると、出力バッフア３２
がイネーブルになると共に、第２のゲート３８がディゼ
ーブルになり、出力モードになる。このとき、機能切替
用レジスタ１６ｃのビットＢ１により、データレジスタ
１６ｄを選ぶか又は機能ブロック１（３４）を選ぶかの
選択がなされる。

【００６３】このようにして、機能切替えの際の切替え
禁止フラグや切り替え許可フラグを不要とし、またシリ
アルに処理をするということも不要であるからその処理
速度は極めて早くすることができ、且つ互いに影響もし
ない。

【００６４】次に、本発明に係る第２の実施形態である
多ビット出力機能を備えた入出力部、即ち、出力モード
の際に多数の機能ブロックや指定されたデータを選択し
て出力できる構成にした入出力部について、図６を参照
して説明する。

【００６５】多ビット出力機能を備えた入出力部１５
は、機能選択をする機能切替用レジスタの制御兼データ
レジスタ０（１６）のビットＢ１の１つのビットで行な
う構成になっているがこれに限定されることなく、例え
ば、ビットＢ１とＢ２の２ビットにして、機能選択を制
御兼データレジスタ０（１６）のビットＢ０、機能ブロ
ック１（３４）、新たに接続した書込み用データレジス
タＸ（４１）のビットＢ０の３通りの何れかを取捨選択
できるという、所謂、複数の機能ブロックから特定の機
能ブロックを選択する出力機能設定手段を備えた構成に
なっている。

【００６６】同じように、データレジスタＸ（４１）の
ビットＢ１は入出力端子１に、ビットＢ２は入出力端子
２に、…、続いて、ビットＢ７は入出力端子７の機能と
する。

【００６７】このように、多ビット出力を可能にする
と、多ビットの同時出力変更が可能になり、様々な出力
形態に対応した構成にすることができるようになる。

【００６８】例えば、入出力端子０が出力モードの場合
には、制御兼データレジスタ０（１６）のビットＢ１、
Ｂ２を組み合わせて制御兼データレジスタ０（１６）の
ビットＢ０、データレジスタＸ（４１）のビットＢ０、
機能ブロック１（３４）の何れかを選択して、出力バッ
フア３２を経由して入出力端子０に出力する。

【００６９】同じように、入出力端子１であれば、制御
兼データレジスタ１（１７）のビットＢ１、Ｂ２を組み
合わせて制御兼データレジスタ１（１７）のビットＢ
０、データレジスタＸ（４１）のビットＢ１、機能ブロ
ック１の何れかを選択して、出力バッフアを経由して入
出力端子１に出力する。入出力端子７であれば、制御兼
データレジスタ７（１８）のビットＢ１、Ｂ２を組み合
わせて制御兼データレジスタ１（１７）のビットＢ０、
データレジスタＸ（４１）のビットＢ７、機能ブロック
１の何れかを選択して、出力バッフアを経由して入出力
端子７に出力する。

【００７０】次に、本発明に係る第３の実施形態である
多ビット入力機能を備えた入出力部、即ち、入力モード
の際に多数の機能ブロックや指定されたデータを選択し
て入力できる構成にした入出力部について、図７を参照
して説明する。

【００７１】多ビット入力機能を備えた入出力部１５
は、機能選択をする機能切替用レジスタの制御兼データ
レジスタ０（１６）のビットＢ７で入力を参照する構成
になっているがこれに限定されることなく、例えば、新
規のデータレジスタＹ（４２）を設けて、そのビットＢ
０を割り当て、さらにデータレジスタＹ（４２）のビッ
トＢ１は入出力端子１に、ビットＢ２は入出力端子２
に、同じくビットＢ７は入出力端子７に対応させる。

【００７２】このようにして、入出力端子０〜７の各々
にデータレジスタＹ（４２）を設けることで、複数の端
子の信号を同時に参照できるのである。

【００７３】

【発明の効果】以上説明したように、本発明に係るマイ
クロコンピュータ入出力端子制御装置及び電子機器は、
マイクロコンピュータ入出力端子制御装置における複数
の入出力端子の各々に独立した制御兼データレジスタを
設け、この制御兼データレジスタのビットを入出力端子
の入出力を制御するように割り付けたことによって、そ
れぞれの入出力端子を独立して機能させることができる
ばかりでなく、入出力端子をマルチタスクシステムで容
易に利用でき、又、このような入出力端子を利用するプ
ログラムが簡潔になり、更に、入出力端子を選択する際
のソフト的なプロテクトを不要にできるため入出力端子
を高速に利用できるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るマイクロコンピュータ入出力端子
制御装置を備えた電子機器を略示的に示した構成図であ
る。

【図２】同マイクロコンピュータ入出力端子制御装置を
構成する入出力部の構成を示したブロック図である。

【図３】図２における入出力部における入出力端子０を
抜粋して示した構成図である。

【図４】図３における入出力端子０の略示的な回路図で
ある。

【図５】同入出力端子を同時に切替えたときのフローチ
ャートである。

【図６】本願発明の第２の実施形態の多ビット出力機能
を備えた入出力部の構成図である。

【図７】本願発明の第３の実施形態の多ビット入力機能
を備えた入出力部の構成図である。

【図８】従来技術におけるマイクロコンピュータ入出力
端子制御装置を備えた電子機器を略示的に示した構成図
である。

【図９】図８に示すマイクロコンピュータ入出力端子制
御装置を構成する入出力部のブロック図である。

【図１０】図９に示す入出力部のうち、入出力端子０を
抜粋して示した略示的な回路図である。

【図１１】従来技術におけるＲＭＷ動作の衝突の状態を
示したフローチャートである。

【図１２】従来技術におけるＲＭＷ動作中のタスク切替
えおよび割込みの禁止を行なうフローチャートである。

【符号の説明】

１１；電子機器、１２；マイクロコンピュータ入出力端
子制御装置、１３；メモリ部、１４；演算処理部、１
５；入出力部、１６；端子制御ブロック０、１６ａ；プ
ルアップ用制御レジスタ、１６ｂ；入出力用制御レジス
タ、１６ｃ；機能切替用レジスタ、１６ｄ；データレジ
スタ、１７；端子制御ブロック１、１８；端子制御ブロ
ック７、１９；制御兼データレジスタ０、２０；制御兼
データレジスタ１、２１；制御兼データレジスタ７、２
２；被制御対象０〜７、３１；セレクタ、３２；出力バ
ッフア、３３；入力バッフア、３４；機能ブロック１、
３５；機能ブロック２、３６；第１のゲート、３７；プ
ルアップトランジスタ、３８；第２のゲート、３９；第
１のバッフア、４０；第２のバッフア、４１；データレ
ジスタＸ、４２;データレジスタＹ。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 演算処理部とメモリ部と入出力部とを備
   えたマイクロコンピュータであって、前記入出力部は、
   複数の入出力端子と、該複数の入出力端子の各々に対応
   して設けられている特定の機能ブロック或いはデータバ
   スのビットを選択する出力機能選択手段と、該出力機能
   選択手段により選択された機能ブロック或いはデータバ
   スのビットのデータを前記入出力端子に出力することを
   制御する出力制御手段と、前記出力機能選択手段及び出
   力制御手段にビットを割り付けて制御する制御レジスタ
   とを備え、 前記制御レジスタは、前記複数の入出力端子の各々に独
   立した制御兼データレジスタを割り付け、該割り付けた
   制御兼データレジスタが前記出力機能選択手段及び出力
   制御手段をビットに対応付けして制御することを特徴と
   するマイクロコンピュータ入出力端子制御装置。
2. 【請求項２】 前記入出力端子の各々に備えた制御兼デ
   ータレジスタによる前記出力機能選択手段及び出力制御
   手段を制御するビットは、同一の制御をするものに対し
   ては同一のビット位置に割り付けることを特徴とする請
   求項１に記載のマイクロコンピュータ入出力端子制御装
   置。
3. 【請求項３】 前記出力機能選択手段には、複数の機能
   ブロック或いは複数のデータバスのビットから特定の機
   能ブロック或いはデータバスのビットを選択する出力機
   能設定手段を備えたことを特徴とする請求項１に記載の
   マイクロコンピュータ入出力端子制御装置。
4. 【請求項４】 前記制御兼データレジスタには、前記入
   出力端子からの入力信号を読み出すための読出し用ビッ
   トを割り付けたことを特徴とする請求項１に記載のマイ
   クロコンピュータ入出力端子制御装置。
5. 【請求項５】 前記読出し用ビットは、データバスのビ
   ットのうちの最上位ビットを割り付けることを特徴とす
   る請求項４に記載のマイクロコンピュータ入出力端子制
   御装置。
6. 【請求項６】 前記入出力部には、前記入出力端子から
   所定の機能ブロック或いはデータバスのビットにデータ
   を入力する入力機能選択手段を設けたことを特徴とする
   請求項１に記載のマイクロコンピュータ入出力端子制御
   装置。
7. 【請求項７】 前記入力機能選択手段には、複数の機能
   ブロック或いは複数のデータバスのビットのうち特定の
   機能ブロック或いはデータバスのビットを選択する入力
   機能設定手段を備えたことを特徴とする請求項６に記載
   のマイクロコンピュータ入出力端子制御装置。
8. 【請求項８】 演算処理部とメモリ部と入出力部とを備
   えたマイクロコンピュータと、該マイクロコンピュータ
   の入出力部に接続して被制御対象を駆動制御する手段を
   備えた電子機器であって、前記マイクロコンピュータの
   入出力部は、複数の入出力端子と、該複数の入出力端子
   の各々に対応して設けられている特定の機能ブロック或
   いはデータバスのビットを選択する出力機能選択手段
   と、該出力機能選択手段により選択された機能ブロック
   或いはデータバスのビットのデータを前記入出力端子に
   出力することを制御する出力制御手段と、前記出力機能
   選択手段及び出力制御手段にビットを割り付けて制御す
   る制御レジスタとを備え、 前記制御レジスタは、前記複数の入出力端子の各々に独
   立した制御兼データレジスタを割り付け、該割り付けた
   制御兼データレジスタが前記出力機能選択手段及び出力
   制御手段をビットに対応付けして制御することを特徴と
   する電子機器。
9. 【請求項９】 前記入出力端子の各々に備えた制御兼デ
   ータレジスタによる前記出力機能選択手段及び出力制御
   手段を制御するビットは、同一の制御をするものに対し
   ては同一のビット位置に割り付けることを特徴とする請
   求項８に記載の電子機器。
10. 【請求項１０】 前記出力機能選択手段には、複数の機
    能ブロック或いは複数のデータバスのビットから特定の
    機能ブロック或いはデータバスのビットを選択する出力
    機能設定手段を備えたことを特徴とする請求項８に記載
    の電子機器。
11. 【請求項１１】 前記制御兼データレジスタには、前記
    入出力端子からの入力信号を読み出すための読出し用ビ
    ットを割り付けたことを特徴とする請求項８に記載の電
    子機器。
12. 【請求項１２】 前記読出し用ビットは、データバスの
    ビットのうちの最上位ビットを割り付けることを特徴と
    する請求項１１に記載の電子機器。
13. 【請求項１３】 前記入出力部には、前記入出力端子か
    ら所定の機能ブロック或いはデータバスのビットにデー
    タを入力する入力機能選択手段を設けたことを特徴とす
    る請求項８に記載の電子機器。
14. 【請求項１４】 前記入力機能選択手段には、複数の機
    能ブロック或いは複数のデータバスのビットのうち特定
    の機能ブロック或いはデータバスのビットを選択し、該
    選択した機能ブロック或いはデータバスのビットにデー
    タを入力する入力機能設定手段を備えたことを特徴とす
    る請求項１３に記載の電子機器。