JP3028079B2 - 同時動作制御装置 - Google Patents
同時動作制御装置Info
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- JP3028079B2 JP3028079B2 JP9159989A JP15998997A JP3028079B2 JP 3028079 B2 JP3028079 B2 JP 3028079B2 JP 9159989 A JP9159989 A JP 9159989A JP 15998997 A JP15998997 A JP 15998997A JP 3028079 B2 JP3028079 B2 JP 3028079B2
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- delay
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Description
【０００１】
【発明の属する技術分野】本発明は、同時動作制御装置
に関し、特に、ＣＭＯＳ型ＬＳＩなどの出力端子に使用
して好適な同時動作制御装置に関する。
に関し、特に、ＣＭＯＳ型ＬＳＩなどの出力端子に使用
して好適な同時動作制御装置に関する。
【０００２】
【従来の技術】従来、出力バッファが同時に動作するこ
とによりＬＳＩの内部回路が誤動作することを防止する
ため、出力バッファの同時動作制御回路が使用されてい
る。この種の同時動作制御回路では、図４に示すように
出力バッファ１ごとに異なる遅延時間を持たせる遅延素
子２を備えており、同時動作する信号を出力したときで
も多くの出力信号が同時動作することを防止し、ＬＳＩ
内部の誤動作を防いできた（例えば、特開平４−１０７
８５７号公報）。
とによりＬＳＩの内部回路が誤動作することを防止する
ため、出力バッファの同時動作制御回路が使用されてい
る。この種の同時動作制御回路では、図４に示すように
出力バッファ１ごとに異なる遅延時間を持たせる遅延素
子２を備えており、同時動作する信号を出力したときで
も多くの出力信号が同時動作することを防止し、ＬＳＩ
内部の誤動作を防いできた（例えば、特開平４−１０７
８５７号公報）。
【０００３】または、同時動作する信号に対して常に安
定した時間差が得られるように工夫した回路もある（特
開平７−１８３７９０号公報）。
定した時間差が得られるように工夫した回路もある（特
開平７−１８３７９０号公報）。
【０００４】
【発明が解決しようとする課題】これらの従来の同時動
作制御装置では、出力バッファを固定的にいくつかの群
に分けるとともに固定的に遅延を付加しているため、デ
ータバスのような信号出力に適用した場合、データの確
定はもっとも大きい遅延により決定される。従って、同
時動作制限数に達しない少ない本数の出力バッファだけ
が動作する場合でも遅延時間は長くならざるを得なかっ
た。
作制御装置では、出力バッファを固定的にいくつかの群
に分けるとともに固定的に遅延を付加しているため、デ
ータバスのような信号出力に適用した場合、データの確
定はもっとも大きい遅延により決定される。従って、同
時動作制限数に達しない少ない本数の出力バッファだけ
が動作する場合でも遅延時間は長くならざるを得なかっ
た。
【０００５】本発明は、上記課題にかんがみてなされた
もので、より遅延時間を短縮することが可能な同時動作
制御装置の提供を目的とする。
もので、より遅延時間を短縮することが可能な同時動作
制御装置の提供を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、複数の出力バッファを有
する集積回路における出力バッファの同時動作制限数に
基づいて出力に遅延を与えて同時動作数を許容範囲内に
する同時動作制御装置であって、上記集積回路における
出力バッファの同時動作状況を検知する同時動作検知手
段と、各出力バッファの出力タイミングを遅延させる遅
延手段と、上記同時動作検知手段による検知結果に基づ
いてデータの確定に要する最大遅延時間を判定する最大
遅延時間判定手段とを具備する構成としてある。
め、請求項１にかかる発明は、複数の出力バッファを有
する集積回路における出力バッファの同時動作制限数に
基づいて出力に遅延を与えて同時動作数を許容範囲内に
する同時動作制御装置であって、上記集積回路における
出力バッファの同時動作状況を検知する同時動作検知手
段と、各出力バッファの出力タイミングを遅延させる遅
延手段と、上記同時動作検知手段による検知結果に基づ
いてデータの確定に要する最大遅延時間を判定する最大
遅延時間判定手段とを具備する構成としてある。
【０００７】上記のように構成した請求項１にかかる発
明においては、同時動作検知手段が上記集積回路におけ
る出力バッファの同時動作状況を検知するとともに、遅
延手段は各出力バッファの出力タイミングを遅延させる
が、これと並行して最大遅延時間判定手段は上記同時動
作検知手段による検知結果に基づいてデータの確定に要
する最大遅延時間を判定する。すなわち、同時動作の状
況によって変化する最大遅延時間を的確に判定する。
明においては、同時動作検知手段が上記集積回路におけ
る出力バッファの同時動作状況を検知するとともに、遅
延手段は各出力バッファの出力タイミングを遅延させる
が、これと並行して最大遅延時間判定手段は上記同時動
作検知手段による検知結果に基づいてデータの確定に要
する最大遅延時間を判定する。すなわち、同時動作の状
況によって変化する最大遅延時間を的確に判定する。
【０００８】最大遅延時間判定手段はデータの確定に要
する最大遅延時間を判定すればよく、その判定結果を利
用する手法は特に限定されるものではないが、その好適
な一例として、請求項２にかかる発明は、請求項１に記
載の同時動作制御装置において、上記最大遅延時間判定
手段の判定に基づいて必要期間中はウェイトをさせるウ
ェイト信号を発生するウェイト発生手段を有する構成と
してある。上記のように構成した請求項２にかかる発明
においては、ウェイト発生手段が上記最大遅延時間判定
手段の判定に基づいてウェイト信号を発生し、必要期間
中はウェイトをさせる。
する最大遅延時間を判定すればよく、その判定結果を利
用する手法は特に限定されるものではないが、その好適
な一例として、請求項２にかかる発明は、請求項１に記
載の同時動作制御装置において、上記最大遅延時間判定
手段の判定に基づいて必要期間中はウェイトをさせるウ
ェイト信号を発生するウェイト発生手段を有する構成と
してある。上記のように構成した請求項２にかかる発明
においては、ウェイト発生手段が上記最大遅延時間判定
手段の判定に基づいてウェイト信号を発生し、必要期間
中はウェイトをさせる。
【０００９】すなわち、このウェイト信号が無くなった
状態でウェイトする必要が無くなり、データの確定と判
断することになる。最大遅延時間判定手段は、少なくと
もデータの確定に要する最大遅延時間を判定すればよい
が、さらに、この最大遅延時間を短縮させることも可能
であり、請求項３にかかる発明は、請求項１または請求
項２のいずれかに記載の同時動作制御装置において、上
記遅延手段は、各出力毎に任意の遅延時間を設定可能で
あるとともに、上記最大遅延時間判定手段は、上記同時
動作検知手段の検知結果に基づいて同時動作制限数の範
囲内で複数の出力毎に最短遅延時間となる遅延時間を割
り当てて上記遅延手段にて設定する構成としてある。
状態でウェイトする必要が無くなり、データの確定と判
断することになる。最大遅延時間判定手段は、少なくと
もデータの確定に要する最大遅延時間を判定すればよい
が、さらに、この最大遅延時間を短縮させることも可能
であり、請求項３にかかる発明は、請求項１または請求
項２のいずれかに記載の同時動作制御装置において、上
記遅延手段は、各出力毎に任意の遅延時間を設定可能で
あるとともに、上記最大遅延時間判定手段は、上記同時
動作検知手段の検知結果に基づいて同時動作制限数の範
囲内で複数の出力毎に最短遅延時間となる遅延時間を割
り当てて上記遅延手段にて設定する構成としてある。
【００１０】上記のように構成した請求項３にかかる発
明においては、遅延手段が各出力毎に任意の遅延時間を
設定可能であるという前提のもと、上記最大遅延時間判
定手段が上記同時動作検知手段の検知結果に基づいて同
時動作制限数の範囲内で複数の出力毎に最短遅延時間と
なる遅延時間を判定する。すなわち、同時動作可能な範
囲内で出力バッファに対して徐々に遅延時間を長くする
設定を割り当てることにより、必ずしも最大の遅延時間
を割り当てることなく同時動作する出力バッファに遅延
を割り当てることができる。そして、このように判定し
た遅延時間を上記遅延手段に割り当てて設定する。
明においては、遅延手段が各出力毎に任意の遅延時間を
設定可能であるという前提のもと、上記最大遅延時間判
定手段が上記同時動作検知手段の検知結果に基づいて同
時動作制限数の範囲内で複数の出力毎に最短遅延時間と
なる遅延時間を判定する。すなわち、同時動作可能な範
囲内で出力バッファに対して徐々に遅延時間を長くする
設定を割り当てることにより、必ずしも最大の遅延時間
を割り当てることなく同時動作する出力バッファに遅延
を割り当てることができる。そして、このように判定し
た遅延時間を上記遅延手段に割り当てて設定する。
【００１１】さらに、請求項４にかかる発明は、請求項
３に記載の同時動作制御装置において、上記遅延手段
は、同時動作制限数に基づく最大グループの範囲で段階
的に複数の遅延時間を設定可能としてある。上記のよう
に構成した請求項４にかかる発明においては、遅延手段
の遅延時間は段階的であり、例えば、同時動作制限数に
基づく最大グループの範囲が三つであれば三段階の遅延
時間となる。この場合、遅延時間がないグループも可能
であり、その場合には遅延を与える時間としては二段階
でも構わない。
３に記載の同時動作制御装置において、上記遅延手段
は、同時動作制限数に基づく最大グループの範囲で段階
的に複数の遅延時間を設定可能としてある。上記のよう
に構成した請求項４にかかる発明においては、遅延手段
の遅延時間は段階的であり、例えば、同時動作制限数に
基づく最大グループの範囲が三つであれば三段階の遅延
時間となる。この場合、遅延時間がないグループも可能
であり、その場合には遅延を与える時間としては二段階
でも構わない。
【００１２】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の一実施形態にか
かる同時動作制御装置をブロック図により示している。
同図において、同時動作制限数設定回路１０は、本同時
動作制御装置が搭載されるＬＳＩの特性に応じて何本の
同時動作が許容されるかを示す同時動作制限数１１を設
定するものであり、ハードウェア的に固定されている。
例えば、複数のビット線を抵抗でプルダウンあるいはプ
ルアップして設定する。
実施形態を説明する。図１は、本発明の一実施形態にか
かる同時動作制御装置をブロック図により示している。
同図において、同時動作制限数設定回路１０は、本同時
動作制御装置が搭載されるＬＳＩの特性に応じて何本の
同時動作が許容されるかを示す同時動作制限数１１を設
定するものであり、ハードウェア的に固定されている。
例えば、複数のビット線を抵抗でプルダウンあるいはプ
ルアップして設定する。
【００１３】同時動作制限数設定回路１０で設定する同
時動作制限数１１は判定回路２０に出力されているとと
もに、この判定回路２０には同時動作計数回路３０の計
数結果も出力されている。ここで同時動作計数回路３０
は、出力信号線１００の動作状況を監視している。同出
力信号線１００は同時動作する可能性のある出力信号群
であり、同時動作計数回路３０は複数の出力信号線１０
０のうち何本が変化しようとしているかを計数し、計数
結果３１を上記判定回路２０に出力している。この場合
の出力信号線１００は、ＨレベルあるいはＬレベルの二
値出力を行なうものであり、同時動作計数回路３０はＨ
レベルの数をカウントするカウンタである。
時動作制限数１１は判定回路２０に出力されているとと
もに、この判定回路２０には同時動作計数回路３０の計
数結果も出力されている。ここで同時動作計数回路３０
は、出力信号線１００の動作状況を監視している。同出
力信号線１００は同時動作する可能性のある出力信号群
であり、同時動作計数回路３０は複数の出力信号線１０
０のうち何本が変化しようとしているかを計数し、計数
結果３１を上記判定回路２０に出力している。この場合
の出力信号線１００は、ＨレベルあるいはＬレベルの二
値出力を行なうものであり、同時動作計数回路３０はＨ
レベルの数をカウントするカウンタである。
【００１４】判定回路２０は、計数結果３１と同時動作
制限数１１を比較し、最短の遅延時間でデータを確定で
きるように遅延付加情報２１とウェイト指示信号２２と
を出力している。この遅延付加情報２１は、出力信号個
々について付加すべき遅延時間を定めた情報であり、遅
延負荷回路４０に出力されている。遅延負荷回路４０は
出力信号線１００に介在されており、図２に示すよう
に、上記遅延付加情報２１に基づいて切り換えられる選
択スイッチ４１と複数の遅延素子４２ａ〜４２ｄとを備
えている。それぞれの遅延素子４２は、１０ナノ秒の遅
延素子４２ａ、２０ナノ秒の遅延素子４２ｂ、３０ナノ
秒の遅延素子４２ｃ、遅延ゼロの遅延素子４２ｄとなっ
ている。すなわち、選択スイッチ４１が複数の遅延素子
４２ａ〜４２ｄを択一的に選択可能としてあり、個々の
出力信号線１００に個別の遅延時間を設定可能としてい
る。
制限数１１を比較し、最短の遅延時間でデータを確定で
きるように遅延付加情報２１とウェイト指示信号２２と
を出力している。この遅延付加情報２１は、出力信号個
々について付加すべき遅延時間を定めた情報であり、遅
延負荷回路４０に出力されている。遅延負荷回路４０は
出力信号線１００に介在されており、図２に示すよう
に、上記遅延付加情報２１に基づいて切り換えられる選
択スイッチ４１と複数の遅延素子４２ａ〜４２ｄとを備
えている。それぞれの遅延素子４２は、１０ナノ秒の遅
延素子４２ａ、２０ナノ秒の遅延素子４２ｂ、３０ナノ
秒の遅延素子４２ｃ、遅延ゼロの遅延素子４２ｄとなっ
ている。すなわち、選択スイッチ４１が複数の遅延素子
４２ａ〜４２ｄを択一的に選択可能としてあり、個々の
出力信号線１００に個別の遅延時間を設定可能としてい
る。
【００１５】なお、この例では単なる信号路をも遅延時
間ゼロの遅延素子と表現しているが、必ずしも遅延時間
がゼロのものを含んでいなければならないわけでもな
い。
間ゼロの遅延素子と表現しているが、必ずしも遅延時間
がゼロのものを含んでいなければならないわけでもな
い。
【００１６】また、遅延時間の設定にあたっては、同時
動作可能な範囲で出力信号線１００をグループ化し、各
グループに最短の遅延時間から徐々に割り当てていく。
例えば、同時動作する出力信号線１００の数が同時動作
制限数１１の範囲内であれば遅延時間ゼロを割り当て、
同時動作する出力信号線１００の数が同時動作制限数１
１を超えれば、その範囲内のグループとそれを超えるグ
ループとに分け、最初のグループに遅延時間ゼロを割り
当て、次のグループに所定の遅延時間を割り当てる。こ
の場合、後者のグループが同時動作制限数１１を超えれ
ばさらに別のグループへと分割すればよい。
動作可能な範囲で出力信号線１００をグループ化し、各
グループに最短の遅延時間から徐々に割り当てていく。
例えば、同時動作する出力信号線１００の数が同時動作
制限数１１の範囲内であれば遅延時間ゼロを割り当て、
同時動作する出力信号線１００の数が同時動作制限数１
１を超えれば、その範囲内のグループとそれを超えるグ
ループとに分け、最初のグループに遅延時間ゼロを割り
当て、次のグループに所定の遅延時間を割り当てる。こ
の場合、後者のグループが同時動作制限数１１を超えれ
ばさらに別のグループへと分割すればよい。
【００１７】また、このようにして遅延時間を割り当て
ることにより、最大遅延時間も確定するから、判定回路
２０は出力端子１２０での最大遅延時間の間だけウェイ
ト信号を発生するようにウェイト発生回路５０にウェイ
ト指示信号２２を出力している。
ることにより、最大遅延時間も確定するから、判定回路
２０は出力端子１２０での最大遅延時間の間だけウェイ
ト信号を発生するようにウェイト発生回路５０にウェイ
ト指示信号２２を出力している。
【００１８】次に、上記構成からなる本実施形態の動作
を説明する。同時動作制限数１１が「３本」であるとし
て、ある時点での出力信号数が「１０本」であるときに
ついて説明する。「１０本」の出力信号線１００のすべ
てが同時に変化しようとしている場合、同時動作計数回
路３０の出力する計数結果３１は「１０本」となり、同
計数結果３１は判定回路２０に入力される。すると、同
判定回路２０は計数結果３１が同時動作制限数１１をど
のぐらい超えているかを計算し、それぞれの出力信号線
１００に付加すべき遅延時間を決定する。同時動作制限
数１１を満足させるには、出力信号線１００を最大で４
つの群に分ければよいので、第１の群には遅延ゼロ、第
２の群には１０ナノ秒の遅延、第３の群には２０ナノ秒
の遅延、第４の群には３０ナノ秒の遅延を与えるように
遅延付加情報２１として出力することになる。
を説明する。同時動作制限数１１が「３本」であるとし
て、ある時点での出力信号数が「１０本」であるときに
ついて説明する。「１０本」の出力信号線１００のすべ
てが同時に変化しようとしている場合、同時動作計数回
路３０の出力する計数結果３１は「１０本」となり、同
計数結果３１は判定回路２０に入力される。すると、同
判定回路２０は計数結果３１が同時動作制限数１１をど
のぐらい超えているかを計算し、それぞれの出力信号線
１００に付加すべき遅延時間を決定する。同時動作制限
数１１を満足させるには、出力信号線１００を最大で４
つの群に分ければよいので、第１の群には遅延ゼロ、第
２の群には１０ナノ秒の遅延、第３の群には２０ナノ秒
の遅延、第４の群には３０ナノ秒の遅延を与えるように
遅延付加情報２１として出力することになる。
【００１９】これにより、出力端子１２０では、図３に
示すように４種類の遅延をもって１０本の出力端子が変
化する。また判定回路２０は、出力端子１２０での最大
の遅延が３０ナノ秒であることを算出し、３０ナノ秒の
ウェイト信号の出力をウェイト指示信号２２として出力
する。ウェイト発生回路５０は、遅延ゼロの出力端子と
同時にウェイト信号を出し始め、３０ナノ秒後まで保持
する。これにより、受信素子は出力端子１２０の変化が
終了したことを認識できる。
示すように４種類の遅延をもって１０本の出力端子が変
化する。また判定回路２０は、出力端子１２０での最大
の遅延が３０ナノ秒であることを算出し、３０ナノ秒の
ウェイト信号の出力をウェイト指示信号２２として出力
する。ウェイト発生回路５０は、遅延ゼロの出力端子と
同時にウェイト信号を出し始め、３０ナノ秒後まで保持
する。これにより、受信素子は出力端子１２０の変化が
終了したことを認識できる。
【００２０】これに対して、出力信号線１００のうち、
「３本」だけが同時動作しようとしている場合には、同
時動作計数回路３０の出力する計数結果３１は「３本」
となる。判定回路２０は、計数結果３１が同時動作制限
数１１の範囲内であるため、どの出力信号線１００にも
遅延を与えないように遅延付加情報２１を出力する。ま
た、ウェイト発生回路５０に対してもウェイト信号５１
を発生しないようにウェイト指示信号２２を出力する。
「３本」だけが同時動作しようとしている場合には、同
時動作計数回路３０の出力する計数結果３１は「３本」
となる。判定回路２０は、計数結果３１が同時動作制限
数１１の範囲内であるため、どの出力信号線１００にも
遅延を与えないように遅延付加情報２１を出力する。ま
た、ウェイト発生回路５０に対してもウェイト信号５１
を発生しないようにウェイト指示信号２２を出力する。
【００２１】この結果、出力端子１２０は３本とも同時
に遅延ナシに信号を出力し、ウェイト発生回路５０から
はウェイト信号５１が出力されないので、受信素子は最
も早いタイミングで信号を取り込むことができる。この
ように、選択的に遅延を付加する遅延負荷回路４０を使
用しつつ同時動作計数回路３０の計数結果に基づいて判
定回路２０が遅延時間を設定するようにしたため、同時
動作数制限を超えないときにはどの信号出力にも遅延が
付加されず出力端子１２０の変化を早く終了させること
ができる。これにより、データバスの同時動作防止を行
いつつデータの確定を早期化して性能向上につながり、
同時動作制限を大きく超える場合に信号を受信する素子
に対してウェイト信号を出力することにより、信号の取
り逃しを防ぐことができる。
に遅延ナシに信号を出力し、ウェイト発生回路５０から
はウェイト信号５１が出力されないので、受信素子は最
も早いタイミングで信号を取り込むことができる。この
ように、選択的に遅延を付加する遅延負荷回路４０を使
用しつつ同時動作計数回路３０の計数結果に基づいて判
定回路２０が遅延時間を設定するようにしたため、同時
動作数制限を超えないときにはどの信号出力にも遅延が
付加されず出力端子１２０の変化を早く終了させること
ができる。これにより、データバスの同時動作防止を行
いつつデータの確定を早期化して性能向上につながり、
同時動作制限を大きく超える場合に信号を受信する素子
に対してウェイト信号を出力することにより、信号の取
り逃しを防ぐことができる。
【００２２】
【発明の効果】以上説明したように本発明は、同時動作
状況に応じて的確な最大遅延時間が分かり、必ずしも最
大遅延時間だけ待機する必要を無くすことが可能な同時
動作制御装置を提供することができる。また、請求項２
にかかる発明によれば、ウェイト信号の有無でデータの
確定を判断可能となる。さらに、請求項３にかかる発明
によれば、最大遅延時間を短縮することができる。さら
に、請求項４にかかる発明によれば、遅延時間が段階的
であれば良く、構成が簡易になる。
状況に応じて的確な最大遅延時間が分かり、必ずしも最
大遅延時間だけ待機する必要を無くすことが可能な同時
動作制御装置を提供することができる。また、請求項２
にかかる発明によれば、ウェイト信号の有無でデータの
確定を判断可能となる。さらに、請求項３にかかる発明
によれば、最大遅延時間を短縮することができる。さら
に、請求項４にかかる発明によれば、遅延時間が段階的
であれば良く、構成が簡易になる。
【図１】本発明の一実施形態を示すブロック図である。
【図２】本発明を構成する遅延付加回路の実施例を示す
ブロック図である。
ブロック図である。
【図３】本発明による出力端子の遅延をあらわすタイミ
ング図である。
ング図である。
【図４】従来の同時動作回避策を示すブロック図であ
る。
る。
１０ 同時動作制限数設定回路 １１ 同時動作制限数 ２０ 判定回路 ２１ 遅延付加情報 ２２ ウェイト指示信号 ３０ 同時動作計数回路 ３１ 計数結果 ４０ 遅延付加回路 ４１ 選択スイッチ ４２ａ〜４２ｄ 遅延素子 ５０ ウェイト発生回路 ５１ ウェイト信号 １００ 出力信号線 １２０ 出力端子
Claims (4)
- 【請求項１】 複数の出力バッファを有する集積回路に
おける出力バッファの同時動作制限数に基づいて出力に
遅延を与え、同時動作数を許容範囲内にする同時動作制
御装置であって、 上記集積回路における出力バッファの同時動作状況を検
知する同時動作検知手段と、 各出力バッファの出力タイミングを遅延させる遅延手段
と、 上記同時動作検知手段による検知結果に基づいてデータ
の確定に要する最大遅延時間を判定する最大遅延時間判
定手段とを具備することを特徴とする同時動作制御装
置。 - 【請求項２】 上記請求項１に記載の同時動作制御装置
において、 上記最大遅延時間判定手段の判定に基づいて必要期間中
はウェイトをさせるウェイト信号を発生するウェイト発
生手段を有することを特徴とする同時動作制御装置。 - 【請求項３】 上記請求項１または請求項２のいずれか
に記載の同時動作制御装置において、 上記遅延手段は、各出力毎に任意の遅延時間を設定可能
であるとともに、上記最大遅延時間判定手段は、上記同
時動作検知手段の検知結果に基づいて同時動作制限数の
範囲内で複数の出力毎に最短遅延時間となる遅延時間を
割り当てて上記遅延手段にて設定することを特徴とする
同時動作制御装置。 - 【請求項４】 上記請求項３に記載の同時動作制御装置
において、上記遅延手段は、同時動作制限数に基づく最
大グループの範囲で段階的に複数の遅延時間を設定可能
であることを特徴とする同時動作制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159989A JP3028079B2 (ja) | 1997-06-17 | 1997-06-17 | 同時動作制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159989A JP3028079B2 (ja) | 1997-06-17 | 1997-06-17 | 同時動作制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118541A JPH118541A (ja) | 1999-01-12 |
| JP3028079B2 true JP3028079B2 (ja) | 2000-04-04 |
Family
ID=15705577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9159989A Expired - Fee Related JP3028079B2 (ja) | 1997-06-17 | 1997-06-17 | 同時動作制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028079B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6135169B2 (ja) * | 2013-02-14 | 2017-05-31 | 株式会社リコー | インターフェース回路 |
-
1997
- 1997-06-17 JP JP9159989A patent/JP3028079B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH118541A (ja) | 1999-01-12 |
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