JP6135169B2 - インターフェース回路 - Google Patents
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Description
複数の入力端子及び複数の出力端子の間で複数ビットのパラレルデータを伝送するインターフェース回路において、上記インターフェース回路は、
上記複数の入力端子及び上記複数の出力端子の間で上記パラレルデータの各ビットを伝送する複数の信号線と、
上記複数の信号線にそれぞれ挿入された複数の遅延回路と、
上記複数の遅延回路の遅延時間をそれぞれ設定する制御回路とを備え、
上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線に挿入された一対の遅延回路のうちの一方は、当該一方の遅延回路のみに設定可能な少なくとも1つの遅延時間を有し、
上記制御回路は、上記複数の出力端子のうちの所定個数にわたって連続して隣接した出力端子に接続された所定個数の信号線上で伝送される上記パラレルデータの所定個数のビットにおいて、2つ以上のビットのレベルが同時に変化するとき、上記変化するビットを伝送する信号線に挿入された各遅延回路に、互いに異なる遅延時間を設定することを特徴とする。
複数の入力端子及び複数の出力端子の間で複数ビットのパラレルデータを伝送するインターフェース回路において、上記インターフェース回路は、
上記複数の入力端子及び上記複数の出力端子の間で上記パラレルデータの各ビットを伝送する複数の信号線と、
上記複数の信号線にそれぞれ挿入された複数の遅延回路と、
上記複数の遅延回路の遅延時間をそれぞれ設定する制御回路とを備え、
上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線に挿入された一対の遅延回路のうちの一方は、当該一方の遅延回路のみに設定可能な少なくとも1つの遅延時間を有し、
上記制御回路は、上記複数の出力端子のうちの所定個数にわたって連続して隣接した出力端子に接続された所定個数の信号線上で伝送される上記パラレルデータの所定個数のビットにおいて、2つ以上のビットのレベルが同時に変化するとき、上記変化するビットを伝送する信号線に挿入された各遅延回路に、互いに異なる遅延時間を設定することを特徴とする。
上記制御回路は、上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線上で伝送される上記パラレルデータの一対のビットのレベルが同時に変化するとき、上記一対の信号線に挿入された一対の遅延回路に、互いに異なる遅延時間を設定することを特徴とする。
上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線に挿入された一対の遅延回路において、
一方の遅延回路は、基準遅延時間と、上記基準遅延時間よりも短い少なくとも1つの遅延時間とを有し、
他方の遅延回路は、上記基準遅延時間と、上記基準遅延時間よりも長い少なくとも1つの遅延時間とを有することを特徴とする。
上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線に挿入された一対の遅延回路において、
一方の遅延回路は、基準遅延時間のみを有し、
他方の遅延回路は、上記基準遅延時間と、上記基準遅延時間よりも短い少なくとも1つの遅延時間と、上記基準遅延時間よりも長い少なくとも1つの遅延時間とを有することを特徴とする。
上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線に挿入された一対の遅延回路において、
一方の遅延回路は、第1の基準遅延時間と、上記第1の基準遅延時間よりも短い少なくとも1つの遅延時間と、上記第1の基準遅延時間よりも長い少なくとも1つの遅延時間とを有し、
他方の遅延回路は、上記第1の基準遅延時間とは異なる第2の基準遅延時間と、上記第2の基準遅延時間よりも短い少なくとも1つの遅延時間と、上記第2の基準遅延時間よりも長い少なくとも1つの遅延時間とを有することを特徴とする。
上記制御回路は、上記パラレルデータを伝送するクロック毎に、ビットのレベルが同時に変化するか否かを判断することを特徴とする。
20…画像表示装置、
11…画像処理回路、
12,12A,12B…遅延回路群、
12−1〜12−N,12A−1,12A−2,12B−1,12B−2…遅延回路、
13…遅延制御回路、
31,33…セレクタ、
32…遅延バッファ、
A1〜AN,B1〜BN,C1〜CN…端子、
Le1〜LeN…外部信号線。
Li1〜LiN…内部信号線。
Claims (6)
- 複数の入力端子及び複数の出力端子の間で複数ビットからなるパラレルデータの各ビットをそれぞれ伝送する複数の信号線を備えたインターフェース回路であって、
上記複数の信号線にそれぞれ挿入された複数の遅延回路と、
上記複数の遅延回路の遅延時間をそれぞれ設定する制御回路とを備え、
上記複数の遅延回路は、互いに隣接する上記複数の信号線に交互に挿入された、複数の第1の遅延回路及び複数の第2の遅延回路を含み、
上記複数の信号線のうちの互いに隣接した任意の一対の信号線に挿入された一対の第1及び第2の遅延回路のうちの一方は、当該一方の遅延回路のみに設定可能でありかつ他方の遅延回路には設定可能ではない少なくとも1つの遅延時間を有するように構成され、
上記制御回路は、上記複数の信号線のうちの所定個数にわたって連続して隣接した信号線上で伝送される上記パラレルデータの所定個数のビットにおいて、2つ以上のビットのレベルが同時に変化するとき、上記変化するビットを伝送する信号線に挿入された各遅延回路に、互いに異なる遅延時間を設定することを特徴とするインターフェース回路。 - 上記制御回路は、上記複数の信号線のうちの互いに隣接した任意の一対の信号線上で伝送される上記パラレルデータの一対のビットのレベルが同時に変化するとき、上記一対の信号線に挿入された一対の第1及び第2の遅延回路に、互いに異なる遅延時間を設定することを特徴とする請求項1記載のインターフェース回路。
- 上記複数の信号線のうちの互いに隣接した任意の一対の信号線に挿入された一対の第1及び第2の遅延回路において、
上記第1の遅延回路は、基準遅延時間と、上記基準遅延時間よりも短い少なくとも1つの遅延時間とを有するように構成され、
上記第2の遅延回路は、上記基準遅延時間と、上記基準遅延時間よりも長い少なくとも1つの遅延時間とを有するように構成されることを特徴とする請求項1又は2記載のインターフェース回路。 - 上記複数の信号線のうちの互いに隣接した任意の一対の信号線に挿入された一対の第1及び第2の遅延回路において、
上記第1の遅延回路は、基準遅延時間のみを有するように構成され、
上記第2の遅延回路は、上記基準遅延時間と、上記基準遅延時間よりも短い少なくとも1つの遅延時間と、上記基準遅延時間よりも長い少なくとも1つの遅延時間とを有するように構成されることを特徴とする請求項1又は2記載のインターフェース回路。 - 上記複数の信号線のうちの互いに隣接した任意の一対の信号線に挿入された一対の第1及び第2の遅延回路において、
上記第1の遅延回路は、第1の基準遅延時間と、上記第1の基準遅延時間よりも短い少なくとも1つの遅延時間と、上記第1の基準遅延時間よりも長い少なくとも1つの遅延時間とを有するように構成され、
上記第2の遅延回路は、上記第1の基準遅延時間とは異なる第2の基準遅延時間と、上記第2の基準遅延時間よりも短い少なくとも1つの遅延時間と、上記第2の基準遅延時間よりも長い少なくとも1つの遅延時間とを有するように構成されることを特徴とする請求項1又は2記載のインターフェース回路。 - 上記制御回路は、上記パラレルデータを伝送するクロック毎に、ビットのレベルが同時に変化するか否かを判断することを特徴とする請求項1〜5のうちのいずれか1つに記載のインターフェース回路。
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