JPH07101788B2 - 電波放射抑制機能を有する二重化装置 - Google Patents
電波放射抑制機能を有する二重化装置Info
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- JPH07101788B2 JPH07101788B2 JP1152308A JP15230889A JPH07101788B2 JP H07101788 B2 JPH07101788 B2 JP H07101788B2 JP 1152308 A JP1152308 A JP 1152308A JP 15230889 A JP15230889 A JP 15230889A JP H07101788 B2 JPH07101788 B2 JP H07101788B2
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Description
【発明の詳細な説明】 〔概 要〕 各々が電子部品を搭載する複数枚のカードと、該複数枚
のカードを相互に平行に林立させて支持するバックボー
ドと、相互に近接して且つ平行に前記バックボード上に
配線されると共に、各前記カードにも配線されて各該カ
ードごとにクロックを供給する複数のクロック配線と、
二重化された前記クロックを出力する０系クロック源お
よび１系クロック源とを具備する二重化装置に関し、 前記二重化装置から外部に放射される妨害電波を抑制す
ることを目的とし、 前記０系および１系クロック源からの前記クロックを択
一的に出力せしめる選択ゲート対を設け、該選択ゲート
対のうち、非選択のゲートに接続する前記クロック配線
を接地レベルに保持するように構成し、あるいは、前記
０系クロック源に接続する０系の前記クロック配線と前
記１系クロック源に接続する１系の前記クロック配線と
を対にして且つ各前記カード対応に相互に平行に配設す
ると共に、前記複数のカードのうちのほぼ中央に位置す
るカード上に該０系および１系クロック源を設けるよう
に構成する。
のカードを相互に平行に林立させて支持するバックボー
ドと、相互に近接して且つ平行に前記バックボード上に
配線されると共に、各前記カードにも配線されて各該カ
ードごとにクロックを供給する複数のクロック配線と、
二重化された前記クロックを出力する０系クロック源お
よび１系クロック源とを具備する二重化装置に関し、 前記二重化装置から外部に放射される妨害電波を抑制す
ることを目的とし、 前記０系および１系クロック源からの前記クロックを択
一的に出力せしめる選択ゲート対を設け、該選択ゲート
対のうち、非選択のゲートに接続する前記クロック配線
を接地レベルに保持するように構成し、あるいは、前記
０系クロック源に接続する０系の前記クロック配線と前
記１系クロック源に接続する１系の前記クロック配線と
を対にして且つ各前記カード対応に相互に平行に配設す
ると共に、前記複数のカードのうちのほぼ中央に位置す
るカード上に該０系および１系クロック源を設けるよう
に構成する。
各々が電子部品を搭載する複数枚のカードと、該複数枚
のカードを相互に平行に林立させて支持するバックボー
ドと、相互に近接して且つ平行に前記バックボード上に
配線されると共に、各前記カードにも配線されて各該カ
ードごとにクロックを供給する複数のクロック配線と、
二重化された前記クロックを出力する０系クロック源お
よび１系クロック源とを具備する二重化装置、特に電波
放射抑制機能を有する二重化装置に関する。
のカードを相互に平行に林立させて支持するバックボー
ドと、相互に近接して且つ平行に前記バックボード上に
配線されると共に、各前記カードにも配線されて各該カ
ードごとにクロックを供給する複数のクロック配線と、
二重化された前記クロックを出力する０系クロック源お
よび１系クロック源とを具備する二重化装置、特に電波
放射抑制機能を有する二重化装置に関する。
近年、EMI（Electro−Magnetic Interference）、すな
わち電磁妨害放射を抑制することが求められている。こ
れは電子機器およびその付帯装置等から放射される電波
が、いわゆるノイズとして他の電子装置に印加され、誤
動作を起こす等の好ましくない結果をもたらすからであ
る。
わち電磁妨害放射を抑制することが求められている。こ
れは電子機器およびその付帯装置等から放射される電波
が、いわゆるノイズとして他の電子装置に印加され、誤
動作を起こす等の好ましくない結果をもたらすからであ
る。
このために米国、ヨーロッパ等では各国毎の規格を制定
したり、あるいは我国のように業界で自主規制（VCCI）
をしたりしている。これら規格あるいは規制のもとで
は、電波の放射限界が具体的に定められている。
したり、あるいは我国のように業界で自主規制（VCCI）
をしたりしている。これら規格あるいは規制のもとで
は、電波の放射限界が具体的に定められている。
本発明はこのような状況のもとでの電波放射抑制につい
て述べる。
て述べる。
第７図は本発明が適用される二重化装置の構成例を示す
図である。本図において、12はカードであって複数枚存
在し、各カード12には電子部品13が搭載される。これら
のカード12を相互に平行に林立させて支持するのがバッ
クボード11である。このような装置構成はごく一般的に
存在し、一例を挙げるならば、交換局におけるライン回
路ならびにトランク回路を収容する装置群がある。
図である。本図において、12はカードであって複数枚存
在し、各カード12には電子部品13が搭載される。これら
のカード12を相互に平行に林立させて支持するのがバッ
クボード11である。このような装置構成はごく一般的に
存在し、一例を挙げるならば、交換局におけるライン回
路ならびにトランク回路を収容する装置群がある。
第８図は従来の二重化装置の回路構成を図解的に示す図
であり、第７図の二重化装置をベースにして示すもので
ある。特にクロック系統についてのみ示すが、これは一
般にクロックは数MHzから数10MHzの周波数帯にあるた
め、その高調波成分が、妨害電波となるからである。本
図中、20は０系クロック源、21は１系クロック源であり
二重化されている。通常は０系または１系のいずれか一
方がACT（active）であり、他方がSBY（stand−by）で
ある。０系クロック源20からのクロックは、各カード12
対応に設けられた複数の出力バッファ24を介して各カー
ド側に供給される。１系クロック源21からのクロックも
また、各カード対応に設けられた複数の出力バッファ25
を介して各カード側に供給される。
であり、第７図の二重化装置をベースにして示すもので
ある。特にクロック系統についてのみ示すが、これは一
般にクロックは数MHzから数10MHzの周波数帯にあるた
め、その高調波成分が、妨害電波となるからである。本
図中、20は０系クロック源、21は１系クロック源であり
二重化されている。通常は０系または１系のいずれか一
方がACT（active）であり、他方がSBY（stand−by）で
ある。０系クロック源20からのクロックは、各カード12
対応に設けられた複数の出力バッファ24を介して各カー
ド側に供給される。１系クロック源21からのクロックも
また、各カード対応に設けられた複数の出力バッファ25
を介して各カード側に供給される。
クロックをカード側へ供給するのは複数のクロック配線
23である。クロック配線23は、相互に近接して且つ平行
にバックボード11上に配線されると共に、各カード12に
も配線される。各カード12への入口は、図中、26で示さ
れている。
23である。クロック配線23は、相互に近接して且つ平行
にバックボード11上に配線されると共に、各カード12に
も配線される。各カード12への入口は、図中、26で示さ
れている。
各カード12の入口26には、０系クロック源20からのクロ
ックと１系クロック源21からのクロックとが共に活性状
態のまま供給されており、これらのいずれか一方を選択
して使用する。この選択を行うのがゲート27であり、０
系および１系クロックをそれぞれ第１入力とする２つの
ANDゲートと、これらのANDゲートの出力の論理和をとる
ORゲートからなる。ここに該２つのANDゲートの各第２
入力には相補的な選択信号Ｓおよびが印加される。Ｓ
は、外部からの選択信号（Ｓ）そのものであり、はこ
の選択信号（Ｓ）の反転信号であるから、いずれか一方
のANDゲートが開くことになる。
ックと１系クロック源21からのクロックとが共に活性状
態のまま供給されており、これらのいずれか一方を選択
して使用する。この選択を行うのがゲート27であり、０
系および１系クロックをそれぞれ第１入力とする２つの
ANDゲートと、これらのANDゲートの出力の論理和をとる
ORゲートからなる。ここに該２つのANDゲートの各第２
入力には相補的な選択信号Ｓおよびが印加される。Ｓ
は、外部からの選択信号（Ｓ）そのものであり、はこ
の選択信号（Ｓ）の反転信号であるから、いずれか一方
のANDゲートが開くことになる。
上述した二重化装置は電波放射に対する考慮がなされて
おらず、既述した規格あるいは規制を超える電波放射が
発生し得る。
おらず、既述した規格あるいは規制を超える電波放射が
発生し得る。
特に数MHzから数10MHzの周波数を有するクロックを用い
る場合は、その高調波成分がバックボード11やカード12
から放射され易くなるという問題がある。
る場合は、その高調波成分がバックボード11やカード12
から放射され易くなるという問題がある。
上記問題点に鑑み本発明は、外部への妨害電波の放射を
抑制する機能を備えた二重化装置を提供することを目的
とするものである。
抑制する機能を備えた二重化装置を提供することを目的
とするものである。
第１図は本発明の第１の原理構成を示す図であり、第２
図は本発明の第２の原理構成を示す図である。なお全図
を通じて同様の構成要素には同一の参照番号および記号
を付して示す。
図は本発明の第２の原理構成を示す図である。なお全図
を通じて同様の構成要素には同一の参照番号および記号
を付して示す。
まず第１図（第１の原理）においては、選択ゲート対30
および31（入力にインバータ付き）が設けられ、０系ク
ロック源20および１系クロック源21からの各クロックCK
および▲▼を択一的に出力せしめる。いずれを選択
するかは、選択信号Ｓの論理（“H"か“L"か）による。
および31（入力にインバータ付き）が設けられ、０系ク
ロック源20および１系クロック源21からの各クロックCK
および▲▼を択一的に出力せしめる。いずれを選択
するかは、選択信号Ｓの論理（“H"か“L"か）による。
さらに、該選択ゲート対30,31のうち非選択のゲートに
接続するクロック配線は接地レベルに保持する。
接続するクロック配線は接地レベルに保持する。
次に第２図（第２の原理）においては、０系クロック源
20に接続する０系のクロック配線23−０と、１系クロッ
ク源21に接続する１系のクロック配線23−１とを対にし
て且つ各カード12対応に相互に平行に配設する。
20に接続する０系のクロック配線23−０と、１系クロッ
ク源21に接続する１系のクロック配線23−１とを対にし
て且つ各カード12対応に相互に平行に配設する。
しかも、０系クロック源20と１系クロック源21は、複数
のカード12のうちのほぼ中央に位置するカード上に設け
る。ほぼ中央に位置する１枚のカード上に両クロック源
20,21を設けても良いし、あるいは第２図に示すとお
り、ほぼ中央に相互に隣接して位置する２枚のカード上
に別々に設けてもよい。
のカード12のうちのほぼ中央に位置するカード上に設け
る。ほぼ中央に位置する１枚のカード上に両クロック源
20,21を設けても良いし、あるいは第２図に示すとお
り、ほぼ中央に相互に隣接して位置する２枚のカード上
に別々に設けてもよい。
さらに第２図（第２の原理）に上述の第１の原理（第１
図）の考えを加えてもよい。つまり、０系および１系ク
ロック源20,21のうち、現用でない方、つまり予備系の
クロック源に接続するクロック配線を接地レベルに保持
する。
図）の考えを加えてもよい。つまり、０系および１系ク
ロック源20,21のうち、現用でない方、つまり予備系の
クロック源に接続するクロック配線を接地レベルに保持
する。
本発明の着想は次の点にある。つまり、従来のクロック
系の構成（第８図）によると、バックボード11の両端に
近づく程、０系クロックCKと１系クロックCK′との間の
いわゆるクロストーク等による干渉が顕著になり、その
干渉によって高調波成分を含むノイズが出やすくなるこ
とである。この干渉は０系クロックCKと１系クロックC
K′の相互間の位相ずれがあると顕著である。このこと
を図で説明する。
系の構成（第８図）によると、バックボード11の両端に
近づく程、０系クロックCKと１系クロックCK′との間の
いわゆるクロストーク等による干渉が顕著になり、その
干渉によって高調波成分を含むノイズが出やすくなるこ
とである。この干渉は０系クロックCKと１系クロックC
K′の相互間の位相ずれがあると顕著である。このこと
を図で説明する。
第３図はクロック間干渉によるノイズの発生を表す図で
あり、図中のＮはノイズを表す。このノイズＮはクロッ
クCKおよびクロックCK′の間に位相ずれがあるところ
で、図示の如く発生する。この位相ずれは、第８図にお
いてバックボード11の両端に近いカード12程顕著であ
る。なぜなら、バックボード11の一端から他端に至るま
でに必ずクロック伝送遅延があるからである。つまり、
クロック源20（クロックCK）に近い側のカードにおいて
は、遠方のクロック源21からのクロックCK′とクロック
CKとの間に第３図（１）および（２）に示す位相ずれを
生じ、逆にクロック源21（クロックCK′）に近い側のカ
ードにおいては、遠方のクロック源20からのクロックCK
との間に第３図（４）および（５）に示す位相ずれが生
ずる。いずれの場合においても、第３図（３）に示すノ
イズＮが発生することが認められている。
あり、図中のＮはノイズを表す。このノイズＮはクロッ
クCKおよびクロックCK′の間に位相ずれがあるところ
で、図示の如く発生する。この位相ずれは、第８図にお
いてバックボード11の両端に近いカード12程顕著であ
る。なぜなら、バックボード11の一端から他端に至るま
でに必ずクロック伝送遅延があるからである。つまり、
クロック源20（クロックCK）に近い側のカードにおいて
は、遠方のクロック源21からのクロックCK′とクロック
CKとの間に第３図（１）および（２）に示す位相ずれを
生じ、逆にクロック源21（クロックCK′）に近い側のカ
ードにおいては、遠方のクロック源20からのクロックCK
との間に第３図（４）および（５）に示す位相ずれが生
ずる。いずれの場合においても、第３図（３）に示すノ
イズＮが発生することが認められている。
上記の事実に鑑み、第１の原理（第１図）のもとでは、
一方のクロック（CKまたはCK′）が現用（ACT）として
用いられている場合、他方のクロック（CK′またはC
K）、すなわち予備（SBY）系のクロックの供給をバック
ボード11上で停止してしまう。これにより、上述した０
系および１系クロック間の位相ずれは基本的に生じ得な
いことになり、したがってノイズＮの発生は抑制され
る。
一方のクロック（CKまたはCK′）が現用（ACT）として
用いられている場合、他方のクロック（CK′またはC
K）、すなわち予備（SBY）系のクロックの供給をバック
ボード11上で停止してしまう。これにより、上述した０
系および１系クロック間の位相ずれは基本的に生じ得な
いことになり、したがってノイズＮの発生は抑制され
る。
この場合、クロック供給を停止している側のクロック源
に属するバックボード上のクロック配線を接地レベルに
保持するのが好ましい。これは出力バッファ24または25
が非駆動時に論理“L"（通常接地レベル）を出力してい
るので、自動的に達成されるのが普通である。もしその
ように構成されていないのならば、０系および１系クロ
ック配線をそれぞれ一括して、オン・オフゲート（図示
せず）を介して接地しておき、非駆動のクロック配線に
属する該オン・オフゲートをオンにして接地レベルとす
ればよい。
に属するバックボード上のクロック配線を接地レベルに
保持するのが好ましい。これは出力バッファ24または25
が非駆動時に論理“L"（通常接地レベル）を出力してい
るので、自動的に達成されるのが普通である。もしその
ように構成されていないのならば、０系および１系クロ
ック配線をそれぞれ一括して、オン・オフゲート（図示
せず）を介して接地しておき、非駆動のクロック配線に
属する該オン・オフゲートをオンにして接地レベルとす
ればよい。
このように予備（SBY）系のクロック配線を接地レベル
に保持することは、クロストークを抑制する効果に加え
て、電波放射そのものの抑圧に効果がある。一般に、 Ｅ∝Ｉ・Ａ・f2 が成立することが知られており、ここにＥは放射電界強
度、Ｉはクロック電流の大きさ、Ａはクロックがクロッ
ク源からライン上に流れ、近接のアースを介して再び該
クロック源に戻るまでの、クロックの流れによって決ま
るループの面積（注：クロックのリターンラインを設け
ず近隣のアースをリターン経路とする形式の場合）、ｆ
はクロック周波数である。そうすると、上述の如く予備
（SBY）系のクロック配線を接地レベルに保持すること
は、実際にクロックが流れるラインの近隣のアースを増
やしたことになり、この結果、実質的に上記のループを
狭めたことになる。つまり上記式の面積Ａを小さくした
ことになる。このため放射電界強度Ｅは低下し、ノイズ
が抑制されることになる。
に保持することは、クロストークを抑制する効果に加え
て、電波放射そのものの抑圧に効果がある。一般に、 Ｅ∝Ｉ・Ａ・f2 が成立することが知られており、ここにＥは放射電界強
度、Ｉはクロック電流の大きさ、Ａはクロックがクロッ
ク源からライン上に流れ、近接のアースを介して再び該
クロック源に戻るまでの、クロックの流れによって決ま
るループの面積（注：クロックのリターンラインを設け
ず近隣のアースをリターン経路とする形式の場合）、ｆ
はクロック周波数である。そうすると、上述の如く予備
（SBY）系のクロック配線を接地レベルに保持すること
は、実際にクロックが流れるラインの近隣のアースを増
やしたことになり、この結果、実質的に上記のループを
狭めたことになる。つまり上記式の面積Ａを小さくした
ことになる。このため放射電界強度Ｅは低下し、ノイズ
が抑制されることになる。
次に第２の原理（第２図）のもとでは、既述の事実（位
相ずれに起因するノイズの発生）に鑑み、位相ずれが本
来的に生じ得ないようにする。第２図を再び参照する
と、クロック源20および21からのクロックCKおよびCK′
（CKおよびCK′は共に活性状態であることを表すが、CK
および▲▼はいずれか一方のみが活性状態であるこ
とを表す）は、それぞれ中央のカードから出発して、バ
ックボード11の両端に至るまで同一速度で並走する。つ
まりクロックCKとCK′の伝送遅延はクロック配線上のど
こをとってもほぼ同じである。このため、クロックCKと
CK′間には相互の位相ずれが生じ得ない。したがってノ
イズは発生しない。
相ずれに起因するノイズの発生）に鑑み、位相ずれが本
来的に生じ得ないようにする。第２図を再び参照する
と、クロック源20および21からのクロックCKおよびCK′
（CKおよびCK′は共に活性状態であることを表すが、CK
および▲▼はいずれか一方のみが活性状態であるこ
とを表す）は、それぞれ中央のカードから出発して、バ
ックボード11の両端に至るまで同一速度で並走する。つ
まりクロックCKとCK′の伝送遅延はクロック配線上のど
こをとってもほぼ同じである。このため、クロックCKと
CK′間には相互の位相ずれが生じ得ない。したがってノ
イズは発生しない。
この第２の原理では、既述の第１の原理の考えを導入す
ることもできる。すなわち、現用系のクロック（例えば
CK）のみを活性状態にするならば、予備系のクロック
（▲▼）は非駆動且つ接地レベルにする。そうする
と、活性状態のクロック（CKとする）が転送される各ク
ロック配線23−０は、接地レベルのクロック各配線23−
１によって挟まれることになり、既述のＥ∝Ｉ・Ａ・f2
におけるＡを低減することによるノイズ抑制効果を発揮
することになる。またクロストークも抑圧される。
ることもできる。すなわち、現用系のクロック（例えば
CK）のみを活性状態にするならば、予備系のクロック
（▲▼）は非駆動且つ接地レベルにする。そうする
と、活性状態のクロック（CKとする）が転送される各ク
ロック配線23−０は、接地レベルのクロック各配線23−
１によって挟まれることになり、既述のＥ∝Ｉ・Ａ・f2
におけるＡを低減することによるノイズ抑制効果を発揮
することになる。またクロストークも抑圧される。
第１図において、26は既述の入口であり、その先にORゲ
ート37（第８図のゲート27に対応）が設けられる。クロ
ックCKかまたは▲▼のいずれか一方のみが供給され
るから、単純なORゲートがあれば良い。
ート37（第８図のゲート27に対応）が設けられる。クロ
ックCKかまたは▲▼のいずれか一方のみが供給され
るから、単純なORゲートがあれば良い。
第２図においても、入口26の先にゲート38が設けられる
が、このゲート38は第１図に用いるORゲート37か、第８
図で用いるゲート27のいずれかで実現される。０系と１
系クロックが双方活性状態（CK,CK′）で用いられると
きはゲート27をもってゲート38とし、相補的なクロック
（CKまたは▲▼）を用いるときはORゲート37をもっ
てゲート38とする。
が、このゲート38は第１図に用いるORゲート37か、第８
図で用いるゲート27のいずれかで実現される。０系と１
系クロックが双方活性状態（CK,CK′）で用いられると
きはゲート27をもってゲート38とし、相補的なクロック
（CKまたは▲▼）を用いるときはORゲート37をもっ
てゲート38とする。
第４図は第１の原理のもとでの実施例構成図であり、第
５図は第２の原理のもとでの第１実施例構成図であり、
第６図は第２の原理のもとでの第２実施例構成図であ
る。第４図は第８図に示した構成をベースにして、本発
明に基づく選択ゲート対30,31を導入した構成であり、
各カードにORゲート37を設ける。
５図は第２の原理のもとでの第１実施例構成図であり、
第６図は第２の原理のもとでの第２実施例構成図であ
る。第４図は第８図に示した構成をベースにして、本発
明に基づく選択ゲート対30,31を導入した構成であり、
各カードにORゲート37を設ける。
第５図は第８図に示した構成をベースにして、本発明に
基づくクロック配線23−0,23−１と、中央に配置された
クロック源20,21と、クロックCKおよびCK′のいずれか
一方を選択するゲート27（第８図）が設けられる。
基づくクロック配線23−0,23−１と、中央に配置された
クロック源20,21と、クロックCKおよびCK′のいずれか
一方を選択するゲート27（第８図）が設けられる。
第６図は第８図に示した構成をベースにして、本発明に
基づくクロック配線23−0,23−１と、中央に配置された
クロック源20,21と、いずれか一方のクロック（CKまた
は▲▼）を出力せしめる選択ゲート対30,31（非選
択のゲートにつながるクロック配線は接地レベルを保
持）が設けられる。
基づくクロック配線23−0,23−１と、中央に配置された
クロック源20,21と、いずれか一方のクロック（CKまた
は▲▼）を出力せしめる選択ゲート対30,31（非選
択のゲートにつながるクロック配線は接地レベルを保
持）が設けられる。
以上説明したように本発明によれば既存の二重化装置に
大幅な設計変更を加えることなしに、一部のハードウェ
アの置き換えのみで、二重化装置内のクロックが原因と
なって放射される妨害電波を有効に抑制することができ
る。
大幅な設計変更を加えることなしに、一部のハードウェ
アの置き換えのみで、二重化装置内のクロックが原因と
なって放射される妨害電波を有効に抑制することができ
る。
第１図は本発明の第１の原理構成を示す図、 第２図は本発明の第２の原理構成を示す図、 第３図はクロック間干渉によるノイズの発生を表す図、 第４図は第１の原理のもとでの実施例構成図、 第５図は第２の原理のもとでの第１実施例構成図、 第６図は第２の原理のもとでの第２実施例構成図、 第７図は本発明が適用される二重化装置の構成例を示す
図、 第８図は従来の二重化装置の回路構成を図解的に示す図
である。 図において、 11……バックボード、12……カード、 13……電子部品、20……０系クロック源、 21……１系クロック源、 23,23−0,23−１……クロック配線、 30,31……選択ゲート対。
図、 第８図は従来の二重化装置の回路構成を図解的に示す図
である。 図において、 11……バックボード、12……カード、 13……電子部品、20……０系クロック源、 21……１系クロック源、 23,23−0,23−１……クロック配線、 30,31……選択ゲート対。
Claims (3)
- 【請求項１】各々が電子部品（13）を搭載する複数枚の
カード（12）と、 該複数枚のカード（12）を相互に平行に林立させて支持
するバックボード（11）と、 相互に近接して且つ平行に前記バックボード（11）上に
配線されると共に、各前記カード（12）にも配線されて
各該カードごとにクロックを供給する複数のクロック配
線（23）と、 二重化された前記クロックを出力する０系クロック源
（20）および１系クロック源（21）とを具備し、電波放
射抑制機能を有する二重化装置において、 前記０系および１系クロック源（20,21）からの前記ク
ロックを択一的に出力せしめる選択ゲート対（30,31）
を設け、 前記選択ゲート対（30,31）のうち、非選択のゲートに
接続する前記クロック配線（23）を接地レベルに保持す
ることを特徴とする電波放射抑制機能を有する二重化装
置。 - 【請求項２】各々が電子部品（13）を搭載する複数枚の
カード（12）と、 該複数枚のカード（12）を相互に平行に林立させて支持
するバックボード（11）と、 相互に近接して且つ平行に前記バックボード（11）上に
配線されると共に、各前記カード（12）にも配線されて
各該カードごとにクロックを供給する複数のクロック配
線（23）と、 二重化された前記クロックを出力する０系クロック源
（20）および１系クロック源（21）とを具備し、電波放
射抑制機能を有する二重化装置において、 前記０系クロック源（20）に接続する０系の前記クロッ
ク配線（23−０）と前記１系クロック源（21）に接続す
る１系の前記クロック配線（23−１）とを対にして且つ
各前記カード（12）対応に相互に平行に配設すると共
に、 前記複数のカード（12）のうちのほぼ中央に位置するカ
ード上に該０系および１系クロック源（20,21）を設け
ることを特徴とする電波放射抑制機能を有する二重化装
置。 - 【請求項３】前記０系および１系クロック源（20,21）
からの前記クロックを択一的に出力せしめる選択ゲート
対（30,31）を設け、 前記選択ゲート対（30,31）のうち、非選択のゲートに
接続する前記クロック配線（23−０または23−１）を接
地レベルに保持する請求項２に記載の電波放射抑制機能
を有する二重化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152308A JPH07101788B2 (ja) | 1989-06-16 | 1989-06-16 | 電波放射抑制機能を有する二重化装置 |
| US07/538,409 US5057708A (en) | 1989-06-16 | 1990-06-15 | Duplex system having a function to suppress radio wave radiation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152308A JPH07101788B2 (ja) | 1989-06-16 | 1989-06-16 | 電波放射抑制機能を有する二重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319399A JPH0319399A (ja) | 1991-01-28 |
| JPH07101788B2 true JPH07101788B2 (ja) | 1995-11-01 |
Family
ID=15537689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1152308A Expired - Fee Related JPH07101788B2 (ja) | 1989-06-16 | 1989-06-16 | 電波放射抑制機能を有する二重化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5057708A (ja) |
| JP (1) | JPH07101788B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117331A (en) * | 1991-05-16 | 1992-05-26 | Compaq Computer Corporation | Bus control signal routing and termination |
| US5175515A (en) * | 1991-06-21 | 1992-12-29 | Compaq Computer Corporation | Signal routing technique for electronic systems |
| JPH06125862A (ja) * | 1992-10-14 | 1994-05-10 | Nippon Micro Kooteingu Kk | 払拭紙およびその製造方法 |
| US5399996A (en) * | 1993-08-16 | 1995-03-21 | At&T Global Information Solutions Company | Circuit and method for minimizing electromagnetic emissions |
| KR20000046125A (ko) * | 1998-12-31 | 2000-07-25 | 김영환 | 전자파 방사 감쇄를 위한 클럭공급보드 제어장치 및 그 제어방버바 |
| KR100400095B1 (ko) * | 2000-09-08 | 2003-10-01 | 소호연 | 새 날리는 장치 |
| JP4734549B2 (ja) | 2004-09-29 | 2011-07-27 | テイ・エス テック株式会社 | トリムカバーの吊込み止着用クリップ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4185245A (en) * | 1978-05-15 | 1980-01-22 | International Telephone And Telegraph Corporation | Fault-tolerant clock signal distribution arrangement |
| US4239982A (en) * | 1978-06-14 | 1980-12-16 | The Charles Stark Draper Laboratory, Inc. | Fault-tolerant clock system |
| JPS6182525A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体集積回路装置 |
| JPH0711787B2 (ja) * | 1987-03-02 | 1995-02-08 | 日本電気株式会社 | デ−タ処理装置 |
| US4954929A (en) * | 1989-08-22 | 1990-09-04 | Ast Research, Inc. | Multi-layer circuit board that suppresses radio frequency interference from high frequency signals |
-
1989
- 1989-06-16 JP JP1152308A patent/JPH07101788B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-15 US US07/538,409 patent/US5057708A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5057708A (en) | 1991-10-15 |
| JPH0319399A (ja) | 1991-01-28 |
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