JPS6095643A - 多段演算パイプライン診断方式 - Google Patents
多段演算パイプライン診断方式Info
- Publication number
- JPS6095643A JPS6095643A JP58202295A JP20229583A JPS6095643A JP S6095643 A JPS6095643 A JP S6095643A JP 58202295 A JP58202295 A JP 58202295A JP 20229583 A JP20229583 A JP 20229583A JP S6095643 A JPS6095643 A JP S6095643A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- register
- registers
- flip
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａ＋ 発明の技術分野
本発明はデータ処理装置に係り、特に多段演算パイプラ
インの障害検出を効イシ良く行える診ｔｔｌｉ機能に関
する。
インの障害検出を効イシ良く行える診ｔｔｌｉ機能に関
する。
（ｋｌ） 技術の背景
通常のデータ処理装置における診断機能として、データ
処理装置を構成するレジスタ、フリップフロップ群等に
１対１対応でスキートンアドレスを与え、指定したアド
レスに対応するレジスタ。
処理装置を構成するレジスタ、フリップフロップ群等に
１対１対応でスキートンアドレスを与え、指定したアド
レスに対応するレジスタ。
フリップフロップ群等にデータをスキャンインして、通
常のクロックを印加した後、上記スキャンアドレスとは
別のスキャンアドレスに対応するレジスタ、フリップフ
ロップ群等をスキャンアラＩ・して、予測値と比較し、
スキャンインしたステージとスキャンアラｌ−１，たス
テージ間にイｊ在する論理回路の障害を調べるスキャン
イン、アウト機能がある。
常のクロックを印加した後、上記スキャンアドレスとは
別のスキャンアドレスに対応するレジスタ、フリップフ
ロップ群等をスキャンアラＩ・して、予測値と比較し、
スキャンインしたステージとスキャンアラｌ−１，たス
テージ間にイｊ在する論理回路の障害を調べるスキャン
イン、アウト機能がある。
本発明は、多段ステージからなる演算パイプラインであ
っ”ζ、その総て又は幾つ力）のステージが上記スキャ
ンイン、アウト可能なレジスタ又はフリップフロップ群
から構成されている場合の’Ｊノ果的なスキャンイン、
アウト機（ｉｌを構成しようとずるものである。
っ”ζ、その総て又は幾つ力）のステージが上記スキャ
ンイン、アウト可能なレジスタ又はフリップフロップ群
から構成されている場合の’Ｊノ果的なスキャンイン、
アウト機（ｉｌを構成しようとずるものである。
ＦＣ＋ 従来技術と問題点
通常スキャンイン、アウト機能による多段ステージから
なる演算パイプラインの障害検出は、上記多段ステージ
の内の特定のステージに、データをスキャンインして、
通常のクロックを印加した後、後段のステージよりデー
タをスキャンアウトして、予測値と比較してステージ間
に存在する論理ブロックの障害を調べるものである。
なる演算パイプラインの障害検出は、上記多段ステージ
の内の特定のステージに、データをスキャンインして、
通常のクロックを印加した後、後段のステージよりデー
タをスキャンアウトして、予測値と比較してステージ間
に存在する論理ブロックの障害を調べるものである。
この場合、通常のクロックを印加した後は、−上記特定
のステージのデータは、上記スキャンインしたデータと
は同一でばな（なる為、通常クロックを印加する場合に
は、スキャンアウトするステージ迄のフリップフロップ
段数、及び論理機能を正確に知っておく必要がある。
のステージのデータは、上記スキャンインしたデータと
は同一でばな（なる為、通常クロックを印加する場合に
は、スキャンアウトするステージ迄のフリップフロップ
段数、及び論理機能を正確に知っておく必要がある。
又、同しスキャンインデータで繰り返しテストする場合
には、再度間しデータをスキャンインし直さなりればな
らない。
には、再度間しデータをスキャンインし直さなりればな
らない。
更に、フリーラン状態で、測定器等を使用してチェック
するのは、予測値が不明である為、困難である等の問題
があった。
するのは、予測値が不明である為、困難である等の問題
があった。
（ｄ） 発明の目的
本発明は上記従来の欠点に鑑み、多段ステージからなる
演算パイプラインにおいて、スキャンイン、アラ） ｔ
Ｊ、ｌｌ能を用いて障害検出を行うのに、指定されたス
テージのスキャンレジスタ又はフリップフロップ群に対
する通常クロックの供給を停止さ−Ｕることによって、
通常のクロックが印加されている場合でも、スキャンイ
ンしたデータを保持させることにより、障害検出を効率
良く行う方法を提供することを目的とするものである。
演算パイプラインにおいて、スキャンイン、アラ） ｔ
Ｊ、ｌｌ能を用いて障害検出を行うのに、指定されたス
テージのスキャンレジスタ又はフリップフロップ群に対
する通常クロックの供給を停止さ−Ｕることによって、
通常のクロックが印加されている場合でも、スキャンイ
ンしたデータを保持させることにより、障害検出を効率
良く行う方法を提供することを目的とするものである。
（ｅｌ 発明の構成
そしてこの目的は、本発明によれば、多段ステージから
なる演算パイプラインであって、その総て又は幾つかの
ステージがスキャンイン、アウト可能なレジスタ又はフ
リップフロップ群から４１１？成されたものにおいて、
上記演算パイプラインに、−Ｊ二記各ステージのレジス
タ又はフリップフロップ群のいずれかを選択する手段と
、上記選択されたステージのスキャンイン、アウトレジ
スタ又はフリップフロップ群への通常のクロックの供給
、停止を指定する手段とを設け、該手段によって上記各
ステージのレジスタ又はフリップフロップ群のいずれか
への通常のクロックの供給を制御する方法を提供するこ
とによって達成され、スキャンインデータを、通常のク
ロックを印加した後でも、ステージレジスタに保持さセ
ることができるので、障害個所の検出が効率良く行える
利点がある。
なる演算パイプラインであって、その総て又は幾つかの
ステージがスキャンイン、アウト可能なレジスタ又はフ
リップフロップ群から４１１？成されたものにおいて、
上記演算パイプラインに、−Ｊ二記各ステージのレジス
タ又はフリップフロップ群のいずれかを選択する手段と
、上記選択されたステージのスキャンイン、アウトレジ
スタ又はフリップフロップ群への通常のクロックの供給
、停止を指定する手段とを設け、該手段によって上記各
ステージのレジスタ又はフリップフロップ群のいずれか
への通常のクロックの供給を制御する方法を提供するこ
とによって達成され、スキャンインデータを、通常のク
ロックを印加した後でも、ステージレジスタに保持さセ
ることができるので、障害個所の検出が効率良く行える
利点がある。
（ｆ） 発明の実施例
先ず、本発明の主旨を要約すると、本発明の診断機能は
、多段ステージからなる演算パイプラインにおいて、ス
キャン可能な任意のステージに属するレジスタ又はフリ
ッププロップ群全体を指定するスキャンアドレスを用い
、このアドレスによって生成されるセレクト信号と、本
診１１ｉ 機能を有効とするか否かを指定する信号（マ
スクイネーブル）とにより、上記多段ステージを構成す
る各ステージのスキャンレジスタ又はフリップフロップ
群への通常クロックをゲートすることによって、該ステ
ージのスキャンレジスタ又はフリップフロップ群への通
常クロックの供給、停止を行うようにしたものである。
、多段ステージからなる演算パイプラインにおいて、ス
キャン可能な任意のステージに属するレジスタ又はフリ
ッププロップ群全体を指定するスキャンアドレスを用い
、このアドレスによって生成されるセレクト信号と、本
診１１ｉ 機能を有効とするか否かを指定する信号（マ
スクイネーブル）とにより、上記多段ステージを構成す
る各ステージのスキャンレジスタ又はフリップフロップ
群への通常クロックをゲートすることによって、該ステ
ージのスキャンレジスタ又はフリップフロップ群への通
常クロックの供給、停止を行うようにしたものである。
以下本発明の実施例を図面によって詳述する。
図は本発明の一実施例をブ１コック図で示した図である
。
。
図面において、１は多段ステージ演算パイプライン、
２Ｌ２２〜２ｉ、２ｊ は本発明の対象となるステージ
レジスタ、３１〜３１ば各ステージ間にある論理回路（
この部分は、更に幾つかのステージから成っていても良
い） 、 ４１．４２〜４ｉ、４ｊ はアンド回路。
２Ｌ２２〜２ｉ、２ｊ は本発明の対象となるステージ
レジスタ、３１〜３１ば各ステージ間にある論理回路（
この部分は、更に幾つかのステージから成っていても良
い） 、 ４１．４２〜４ｉ、４ｊ はアンド回路。
５はステージアドレスレジスタ（ＳＴＡＩυ、６はデコ
ーダ（ＤＥＣ） 、 ７はマスクイネーブルレジスタ（
ＭＩＥＲ）、 ８Ｌ８２〜８１１８ Ｊ はナンド回路
、９は通常のクロック線（正極性）を示している。
ーダ（ＤＥＣ） 、 ７はマスクイネーブルレジスタ（
ＭＩＥＲ）、 ８Ｌ８２〜８１１８ Ｊ はナンド回路
、９は通常のクロック線（正極性）を示している。
２１．２２〜２ｉ、２ｊ のステージレジスタと、３１
〜３１の論理回路は、図の如く接続され、１つの演算パ
イプラインを構成している。クロック線９は４１．４２
〜４ｉ、４ｊ のアンド回路を介して、２１ 、２２〜
２１，２ｊのステージレジスタに通常のクロックを供給
する。ステージアドレスレジスタ（ＳＴＡｌｌ） ５は
通當のクロックの供給を停止すべき２Ｌ２２〜２ｉ、２
ｊ のステージレジスタのいずれかのアドレスを保持す
るレジスタであり、この内容はデコーダ（ＤＥＣ）６に
送出される。マスクイネーブルレジスタ（旺Ｉｔ）７の
出力はデコーダ（ＤＥＣ） ６の出力をゲートする為、
８１ 、８２〜８ｉ、８ｊのナンド回路に接続され、こ
れらナンド回路の出力は１．クロック線９より２１．２
２〜２ｉ、２ｊ のステージレジスタへ供給される通常
のクロックをゲートする為、それぞれ対応する４１．．
４２〜４ｉ、４ｊのアンド回路に接続されている。
〜３１の論理回路は、図の如く接続され、１つの演算パ
イプラインを構成している。クロック線９は４１．４２
〜４ｉ、４ｊ のアンド回路を介して、２１ 、２２〜
２１，２ｊのステージレジスタに通常のクロックを供給
する。ステージアドレスレジスタ（ＳＴＡｌｌ） ５は
通當のクロックの供給を停止すべき２Ｌ２２〜２ｉ、２
ｊ のステージレジスタのいずれかのアドレスを保持す
るレジスタであり、この内容はデコーダ（ＤＥＣ）６に
送出される。マスクイネーブルレジスタ（旺Ｉｔ）７の
出力はデコーダ（ＤＥＣ） ６の出力をゲートする為、
８１ 、８２〜８ｉ、８ｊのナンド回路に接続され、こ
れらナンド回路の出力は１．クロック線９より２１．２
２〜２ｉ、２ｊ のステージレジスタへ供給される通常
のクロックをゲートする為、それぞれ対応する４１．．
４２〜４ｉ、４ｊのアンド回路に接続されている。
今、マスクイネーブルレジスタ（ＨＥＲ） ７の内容を
論理“１”とすると、デコーダ（ＤＥＣ）６の出力が接
続されている８１．８２〜８ｉ、８ｊ のナンド回路の
、ステージアドレスレジスタ（ＳＴＡＩ？） ５の内容
に対応するいずれかの出力が論理“０”となる。
論理“１”とすると、デコーダ（ＤＥＣ）６の出力が接
続されている８１．８２〜８ｉ、８ｊ のナンド回路の
、ステージアドレスレジスタ（ＳＴＡＩ？） ５の内容
に対応するいずれかの出力が論理“０”となる。
この出力が論理“０”となったナンド回路に接続されて
いる４Ｌ４２〜４ｉ、４ｊ の対応するアンド回路の出
力は常に論理“０″となり、このアンド回路経由で通常
のり１コツクが供給されているステージレジスタ（例え
ば、２２）への通常のり１コツクの供給は停止される。
いる４Ｌ４２〜４ｉ、４ｊ の対応するアンド回路の出
力は常に論理“０″となり、このアンド回路経由で通常
のり１コツクが供給されているステージレジスタ（例え
ば、２２）への通常のり１コツクの供給は停止される。
」二記ステージレジスタ２２にデータをスキャンインし
て、該データを保持させる場合、演算パイプライン１を
マニュアル状態にして、通常りＩＪノック停止し、該ス
テージレジスタ２２にデータをスキャンインし、ステー
ジアドレスレジスタ（ＳＴＡＩＩ）５に該ステージレジ
スタ２２のアドレスを設定し、マスクイネーブルレジス
タ（ＭＥＩ？ ） ７に論’ｆ−’Ｊ：“１゛′を設定
する。
て、該データを保持させる場合、演算パイプライン１を
マニュアル状態にして、通常りＩＪノック停止し、該ス
テージレジスタ２２にデータをスキャンインし、ステー
ジアドレスレジスタ（ＳＴＡＩＩ）５に該ステージレジ
スタ２２のアドレスを設定し、マスクイネーブルレジス
タ（ＭＥＩ？ ） ７に論’ｆ−’Ｊ：“１゛′を設定
する。
こうすると、上記に説明した論理にｉ足って、ナンド回
路８２が論理“０”となり、アン１−”ｌｌｊ回路４２
を閉塞して、ステージレジスタ２２に対する通常のクロ
ックの供給を停止することになる。
路８２が論理“０”となり、アン１−”ｌｌｊ回路４２
を閉塞して、ステージレジスタ２２に対する通常のクロ
ックの供給を停止することになる。
この後、通常のクロックをマニュアル状態で印加しても
、マニュアル状態を解除してツリーラン状態にしても、
上記ステージレジスタ２２への）ＪｆＪ 帛のクロック
の印加は抑止されるので、−に記ステ〜ジレシスタ２２
はスキャンインしたデータを富に保持していることにな
る。
、マニュアル状態を解除してツリーラン状態にしても、
上記ステージレジスタ２２への）ＪｆＪ 帛のクロック
の印加は抑止されるので、−に記ステ〜ジレシスタ２２
はスキャンインしたデータを富に保持していることにな
る。
この結果、後段のステージレジスタ（例えば、２１′）
に対する入力データを固定することができ、ステージレ
ジスタ２２とステージレジスタ２１との間にある論理回
路に対する障害検出が効率的に行えるようになる。
に対する入力データを固定することができ、ステージレ
ジスタ２２とステージレジスタ２１との間にある論理回
路に対する障害検出が効率的に行えるようになる。
（ｇｌ 発明の効果
以上、詳細に説明したように、本発明の多段演算パイプ
ラインは、該回路を構成するステージレジスタのいずれ
かにスキャンインしたデータを、通常のクロックを印加
した後も、該ステージレジスタに保持させることができ
るので、例えば繰り返しテストを行う場合、上記スキャ
ンインデータを再設定する必要がな（なり、又後段のス
テージレジスタの内容を、印加クロック数に応して容易
に予δ（ＣＩでき、更にフリーラン状態においても、後
段のステージレジスタの内容が予測可能となる場合が多
く、測定器を使用して行うチェックが容易になり、障害
個所の検出が効率良（行えるというす」果がある。
ラインは、該回路を構成するステージレジスタのいずれ
かにスキャンインしたデータを、通常のクロックを印加
した後も、該ステージレジスタに保持させることができ
るので、例えば繰り返しテストを行う場合、上記スキャ
ンインデータを再設定する必要がな（なり、又後段のス
テージレジスタの内容を、印加クロック数に応して容易
に予δ（ＣＩでき、更にフリーラン状態においても、後
段のステージレジスタの内容が予測可能となる場合が多
く、測定器を使用して行うチェックが容易になり、障害
個所の検出が効率良（行えるというす」果がある。
図は本発明の一実施例をブロック図で示した図である。
図面において、１は多段演算パイプライン、２１．２２
〜２ｉ１２ｊ ばステージレジスタ、３１〜３１は論理
回路、４Ｌ４２〜４ｉ、４ｊ はアント回路、５ばステ
ージアドレスレジスタ（ＳＴＡｌυ、６はデコーダ（Ｉ
ＣＥＣ）、７はマスクイネーブルレジスタ（ＭＥＲ）
。 ８１．８２〜８ｉ、８ｊ ばナンド回路、９ばクロック
線。 をそれぞれ示す。
〜２ｉ１２ｊ ばステージレジスタ、３１〜３１は論理
回路、４Ｌ４２〜４ｉ、４ｊ はアント回路、５ばステ
ージアドレスレジスタ（ＳＴＡｌυ、６はデコーダ（Ｉ
ＣＥＣ）、７はマスクイネーブルレジスタ（ＭＥＲ）
。 ８１．８２〜８ｉ、８ｊ ばナンド回路、９ばクロック
線。 をそれぞれ示す。
Claims (1)
- 多段ステージからなる演算パイプラインであって、その
総て又は幾つかのステージがスキャンイン、アウト可能
なレジスタ又はフリップフロップ群から構成されたもの
において、上記演算パイプラインに、上記各ステージの
レジスタ又はフリップフロップ群のいずれかを選択する
手段と、上記選択されたステージのスキャンイン、アウ
トレジスク又はフリップフロップ群への通常のクロック
の供給、停止を指定する手段とを設け、該手段によって
上記各ステージのレジスタ又はフリップフロップ群のい
ずれかへの、通常のクロックの供給を制御することを特
徴とする多段演算パイプライン診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202295A JPS6095643A (ja) | 1983-10-28 | 1983-10-28 | 多段演算パイプライン診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202295A JPS6095643A (ja) | 1983-10-28 | 1983-10-28 | 多段演算パイプライン診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095643A true JPS6095643A (ja) | 1985-05-29 |
| JPS6336534B2 JPS6336534B2 (ja) | 1988-07-20 |
Family
ID=16455174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202295A Granted JPS6095643A (ja) | 1983-10-28 | 1983-10-28 | 多段演算パイプライン診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095643A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213014A (ja) * | 1987-03-02 | 1988-09-05 | Nec Corp | デ−タ処理装置 |
| EP0638858A1 (en) * | 1993-08-03 | 1995-02-15 | Nec Corporation | Pipeline data processing apparatus having small power consumption |
| FR2789247A1 (fr) * | 1999-01-28 | 2000-08-04 | St Microelectronics Sa | Circuit electronique modulaire a synchronisation amelioree |
| WO2010071063A1 (ja) * | 2008-12-16 | 2010-06-24 | 国立大学法人 東京大学 | 半導体集積回路 |
-
1983
- 1983-10-28 JP JP58202295A patent/JPS6095643A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213014A (ja) * | 1987-03-02 | 1988-09-05 | Nec Corp | デ−タ処理装置 |
| EP0638858A1 (en) * | 1993-08-03 | 1995-02-15 | Nec Corporation | Pipeline data processing apparatus having small power consumption |
| US5974555A (en) * | 1993-08-03 | 1999-10-26 | Nec Corporation | Pipeline processing apparatus having small power consumption |
| FR2789247A1 (fr) * | 1999-01-28 | 2000-08-04 | St Microelectronics Sa | Circuit electronique modulaire a synchronisation amelioree |
| US6772358B1 (en) | 1999-01-28 | 2004-08-03 | St Microelectronics Sa | System and method for coordinating activation of a plurality of modules through the use of synchronization cells comprising a latch and regulating circuits |
| WO2010071063A1 (ja) * | 2008-12-16 | 2010-06-24 | 国立大学法人 東京大学 | 半導体集積回路 |
| JP2010147580A (ja) * | 2008-12-16 | 2010-07-01 | Univ Of Tokyo | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336534B2 (ja) | 1988-07-20 |
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