JPS60157632A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS60157632A JPS60157632A JP59013056A JP1305684A JPS60157632A JP S60157632 A JPS60157632 A JP S60157632A JP 59013056 A JP59013056 A JP 59013056A JP 1305684 A JP1305684 A JP 1305684A JP S60157632 A JPS60157632 A JP S60157632A
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- JP
- Japan
- Prior art keywords
- data
- register
- arithmetic
- result
- memory
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
- G06F7/5272—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は演算処理装置に係り、特に演算回路の改良に関
する。
する。
第１図は従来の演算処理装置の要部を示すブロック図で
、アキュームレータＡＣＣの内容と、テンポラリレジス
タＴＭＰの内容とを演算ユニットＡＬＵで演舞し、この
演算結果をアキュームレータＡＣＣに格納するものであ
る。なおアキュームレータＡＣＣ、テンポラリレジスタ
ＴＭＰ 、演算ユニツ） ＡＬＵは内部バスＤＢで相互
に結ばれデータの転送を行なうようにしている。なおこ
の例は８ビット幅でｒ−夕を扱うものについて示してい
る。
、アキュームレータＡＣＣの内容と、テンポラリレジス
タＴＭＰの内容とを演算ユニットＡＬＵで演舞し、この
演算結果をアキュームレータＡＣＣに格納するものであ
る。なおアキュームレータＡＣＣ、テンポラリレジスタ
ＴＭＰ 、演算ユニツ） ＡＬＵは内部バスＤＢで相互
に結ばれデータの転送を行なうようにしている。なおこ
の例は８ビット幅でｒ−夕を扱うものについて示してい
る。
しかしながらこのようなもので演算を行なう場合、演算
を実行する演算回路を必要とし、演算の種類に応じた演
算回路を制御凹路によって制御する。したがって演算回
路および制御回路の占める割合が大きく、それによって
システム全体が複雑に透る。
を実行する演算回路を必要とし、演算の種類に応じた演
算回路を制御凹路によって制御する。したがって演算回
路および制御回路の占める割合が大きく、それによって
システム全体が複雑に透る。
丑だ演算の桟類によっては、処理時間の長いものがあシ
、システムの性能を者るしく低下さぜる原因ｉＣなって
いた。
、システムの性能を者るしく低下さぜる原因ｉＣなって
いた。
本発明は上記の事情に鑑みてなされたもので、回路規模
が大きく複雑で処理時間の長い演算を行なう演算回路の
構成を簡単にし、演算処理速ｅｋ向上することを目的と
するものである。
が大きく複雑で処理時間の長い演算を行なう演算回路の
構成を簡単にし、演算処理速ｅｋ向上することを目的と
するものである。
木兄８Ａｔよ、システムで扱える全ての演算数に対する
所望の演算の演算結末を記憶した記憶回路を設け、演算
の種類および演算数のパラメータを上記記憶回路のアド
レスとすることを特徴とするものである。
所望の演算の演算結末を記憶した記憶回路を設け、演算
の種類および演算数のパラメータを上記記憶回路のアド
レスとすることを特徴とするものである。
以下本発明の一実施例の演算回路を第２図に示すブロッ
ク図を参照して詳細に説明する。図中ＤＢは演算処理装
置の内部バスで、この例では８ビツト幅でるる。そして
、この内部バスＤＢはテンポラリレジスタＴＭＰ 、ア
キュームレータＡＣＣ、し／ルトレソスタＲＥＳＵＬＴ
−Ｒ７。
ク図を参照して詳細に説明する。図中ＤＢは演算処理装
置の内部バスで、この例では８ビツト幅でるる。そして
、この内部バスＤＢはテンポラリレジスタＴＭＰ 、ア
キュームレータＡＣＣ、し／ルトレソスタＲＥＳＵＬＴ
−Ｒ７。
ＲＥＳＵＬＴ −Ｒ２・・・ＲＥＳＵＬＴ −Ｒｊを接
続している。
続している。
そして、テンポラリレジスタＴＭＰ 、アキュ−ムレー
タＡＣＣの内容は１６ピツト幅のコンパレータＣＰ、マ
ルチプレクサＭＰＸへ与えられる。
タＡＣＣの内容は１６ピツト幅のコンパレータＣＰ、マ
ルチプレクサＭＰＸへ与えられる。
なおコンノｊレータＣＰは、乗算または加算のように被
演数と演算数が可換な演算においてのみ動作し、テンポ
ラリレジスタＴＭＰとアキュームレータＡＣＣＯ内芥を
比較して値の大きな内容を上位アドレス指定レジスタＡ
ｌ：）Ｈ、値の小さい力の内容を下位アドレス指定レジ
スタＡＤＬへそれぞれ格納する。そして、上・下位アド
レス指定レジスタＡＤＦＩ 、ＡＤＬの各８ビツトから
なる１６ピツトのアドレスバスＳ −ＡＢによシメモリ
ブロックＲＥＳＵＬＴ −ＭＥＭＢＬＯＣＫのメモリを
選択する。
演数と演算数が可換な演算においてのみ動作し、テンポ
ラリレジスタＴＭＰとアキュームレータＡＣＣＯ内芥を
比較して値の大きな内容を上位アドレス指定レジスタＡ
ｌ：）Ｈ、値の小さい力の内容を下位アドレス指定レジ
スタＡＤＬへそれぞれ格納する。そして、上・下位アド
レス指定レジスタＡＤＦＩ 、ＡＤＬの各８ビツトから
なる１６ピツトのアドレスバスＳ −ＡＢによシメモリ
ブロックＲＥＳＵＬＴ −ＭＥＭＢＬＯＣＫのメモリを
選択する。
なおここでチップセレクト信号ＣＨＩＰ −ＳＥＬによ
り演算の種類に応じたメモリチップを選択する。たとえ
は乗算命令の場合はセレクト信号ｃｓｏによ枦メ′モリ
テ、ゾｈ’ｌＥＭＯＯ１ＭＥＭＯＩを選択し、加’１４
− □６ａ令であればセレクト信号Ｃ８Ｉによシメモリ
チップＭＥＭ１０ 、 ＭＥＭＩＩを選択する。なおこ
こで乗算師令で選択されるメモリチップＭＥＭ００ 、
ＩＶＩＥ潤０１にはそれぞれ演算結末の上位８ビツトお
よび下位８ビツトのデータを記憶している。まだ加算命
令で選択されるメモリチップＭＥＭ７θ、ＭＥＭＩＩに
はそれぞれ演算結末およびコンデジョンコードに和尚す
るキャリー、ハーフキャリー、ゼロ表示等のデータを予
め定めたビットにそれぞれ記憶している。
り演算の種類に応じたメモリチップを選択する。たとえ
は乗算命令の場合はセレクト信号ｃｓｏによ枦メ′モリ
テ、ゾｈ’ｌＥＭＯＯ１ＭＥＭＯＩを選択し、加’１４
− □６ａ令であればセレクト信号Ｃ８Ｉによシメモリ
チップＭＥＭ１０ 、 ＭＥＭＩＩを選択する。なおこ
こで乗算師令で選択されるメモリチップＭＥＭ００ 、
ＩＶＩＥ潤０１にはそれぞれ演算結末の上位８ビツトお
よび下位８ビツトのデータを記憶している。まだ加算命
令で選択されるメモリチップＭＥＭ７θ、ＭＥＭＩＩに
はそれぞれ演算結末およびコンデジョンコードに和尚す
るキャリー、ハーフキャリー、ゼロ表示等のデータを予
め定めたビットにそれぞれ記憶している。
なおセレクト信号Ｃｈｉはこの演算回路によって演算す
る演算の種類の数に対応し、セレクト信号Ｃ８ｊによっ
て選択されるメモリチップの数ｊは演算の結末として心
安な最大のワード数によって決定される。したがって、
これらｔ＋ｊの値はシステムの規模、Ｆ９［望の演算精
度、演算の種類、コスト等に応じて任意に選定すること
かできる。
る演算の種類の数に対応し、セレクト信号Ｃ８ｊによっ
て選択されるメモリチップの数ｊは演算の結末として心
安な最大のワード数によって決定される。したがって、
これらｔ＋ｊの値はシステムの規模、Ｆ９［望の演算精
度、演算の種類、コスト等に応じて任意に選定すること
かできる。
そして、乗算命令の場合は、メモリチップＭＥＭＯＯか
ら出力したデータは、アキュームレータＡＣＣにロード
シ、メモリチップＭＥＭＯＩから出力したデータはレゾ
ルトレジスタＲＥＳＵＬＴ −ＲＩ Ｋロードする。
ら出力したデータは、アキュームレータＡＣＣにロード
シ、メモリチップＭＥＭＯＩから出力したデータはレゾ
ルトレジスタＲＥＳＵＬＴ −ＲＩ Ｋロードする。
同様に加算命令の場合もメモリチッｆ ＭＥＭＩθから
出力した加算結末のｒ−夕をアキュームレータＡＣＣに
ロードし、メモリチップＭＥＭＩＩから出力したコンデ
ジョンコードをレゾルトレジスタＲＥＳＵＬＴ −ＲＪ
にロードする。
出力した加算結末のｒ−夕をアキュームレータＡＣＣに
ロードし、メモリチップＭＥＭＩＩから出力したコンデ
ジョンコードをレゾルトレジスタＲＥＳＵＬＴ −ＲＪ
にロードする。
なお、演算内容としては、乗算、加算だけでなく任意の
関数、任意の演算を設定することができる。したがって
除算、三角関数、指数関数、浮動小数点演算等を行なう
構成としてもよい。
関数、任意の演算を設定することができる。したがって
除算、三角関数、指数関数、浮動小数点演算等を行なう
構成としてもよい。
なおコンノぞレークＣＰ、マルチプレクサ■■を省略す
ることによシ演算速度の向上が可能である。ｔたこのよ
うな構成では、上・下位アドレス指定し・ノスタＡＤＨ
，ＡＤＬへＯｒ−夕の誉込み、アキュームレータＡＣＣ
１レゾルトレノスタＲＥＳＵＬＴ −Ｒへのデータの出
力までを１命令サイクルで実行することも可能となる。
ることによシ演算速度の向上が可能である。ｔたこのよ
うな構成では、上・下位アドレス指定し・ノスタＡＤＨ
，ＡＤＬへＯｒ−夕の誉込み、アキュームレータＡＣＣ
１レゾルトレノスタＲＥＳＵＬＴ −Ｒへのデータの出
力までを１命令サイクルで実行することも可能となる。
６一
なお演算内容によっては、メモリブロックＲＥＳＵＬＴ
−ＭＥＭＢＬＯＣＫに対するアドレス指定を行なう場
合、単にテンポラリレジスタＴＭＰ 、アキュームレー
タＡＣＣＯ内容を血判に１６ビツトとするものたけでな
く、これらのデータに適宜な演算を行なってアドレス指
定を行なうようにしてもよい。
−ＭＥＭＢＬＯＣＫに対するアドレス指定を行なう場
合、単にテンポラリレジスタＴＭＰ 、アキュームレー
タＡＣＣＯ内容を血判に１６ビツトとするものたけでな
く、これらのデータに適宜な演算を行なってアドレス指
定を行なうようにしてもよい。
このような構成であれば、たとえば図示しない中央演算
処理装置ＣＰＵが命令をゾログラムメモリから読み出し
て命令レジスタに誉き込み、この内容が乗算命令のとき
の動作は次のようになる。なおこの乗算命令ではアキュ
ームレータＡＣＣの内容と第２のアキュームレータＡＣ
ＣＢの内容を乗算するものである。先ず命令レジスタの
データが都令デコーダに入り、制御信号を発生し、第２
のアキュームレータＡＣＣＢＯテ゛−夕を内部バスＤＢ
を介してテンポラリレジスタＴＭＰに誉き込む。ぞして
、イネーブル＠号ＥＮを１″としてケ゛−トを介してマ
ルチプレクサＭＰＸへ与え、またセレクト信＋３０Ｓｔ
）を′°１′″として、乗算命令の演昇結未を記憶した
メモリテップ雁ＭＯＯ１ＭＥＭＯＩを選択する、そして
、上位アドレス指定レジスタＡＤＨ、下位アドレス指定
レジスタＡＤＬの内容が決定されメモリセルＭＥＭ（Ｊ
（１１。
処理装置ＣＰＵが命令をゾログラムメモリから読み出し
て命令レジスタに誉き込み、この内容が乗算命令のとき
の動作は次のようになる。なおこの乗算命令ではアキュ
ームレータＡＣＣの内容と第２のアキュームレータＡＣ
ＣＢの内容を乗算するものである。先ず命令レジスタの
データが都令デコーダに入り、制御信号を発生し、第２
のアキュームレータＡＣＣＢＯテ゛−夕を内部バスＤＢ
を介してテンポラリレジスタＴＭＰに誉き込む。ぞして
、イネーブル＠号ＥＮを１″としてケ゛−トを介してマ
ルチプレクサＭＰＸへ与え、またセレクト信＋３０Ｓｔ
）を′°１′″として、乗算命令の演昇結未を記憶した
メモリテップ雁ＭＯＯ１ＭＥＭＯＩを選択する、そして
、上位アドレス指定レジスタＡＤＨ、下位アドレス指定
レジスタＡＤＬの内容が決定されメモリセルＭＥＭ（Ｊ
（１１。
ＩＶＩＥＭＯＩから演算結果のｒ−夕が読み出されアキ
ュームレータＡＣＣ、レゾルトレソスタＲＥＳＵＬＴ・
Ｒ１に★き込まれる。中央演算処理装＠ ＣＰＵは、絖
出し信号ＲＯ，Ｒ１をＩＩ Ｉ ＩＩにしてアキューム
レータＡＣＣ、リゾルトレジスタＲＥＳＵＬＴ −Ｒ１
のデータを逐次、読み出して、たとえばメモリの指定も
：地へ転送して書き込む。
ュームレータＡＣＣ、レゾルトレソスタＲＥＳＵＬＴ・
Ｒ１に★き込まれる。中央演算処理装＠ ＣＰＵは、絖
出し信号ＲＯ，Ｒ１をＩＩ Ｉ ＩＩにしてアキューム
レータＡＣＣ、リゾルトレジスタＲＥＳＵＬＴ −Ｒ１
のデータを逐次、読み出して、たとえばメモリの指定も
：地へ転送して書き込む。
したがって従来の演算回路のように実際に演算を実行す
るものに比して演算速度を着るしく向上でき、かつ回路
構成の簡素化が可能とムる。
るものに比して演算速度を着るしく向上でき、かつ回路
構成の簡素化が可能とムる。
第３図は１つの演算数に対して複数の演算処理を同時に
行い、同時にそれらの演算結果をメモリブロックよシ取
シ出し可能にした場合の一芙施例である。ＭＥＭＯ、■
正ＭｌにはＳＩＮ関数のｒ−タが格納されておＩ） 、
ＭＥＭ２ 、 ＭＥＭＪにはＣＯＳ関数のデータが格
納きれているとする。今ＡＣＣ０１曲をＡとして５ＩＮ
Ａ 、 Ｃ０８Ａを同時にめる命令をプロヒッザーが出
したとす乙と、Ｃ）ＩＩＰＳＥＬ（ＩＩ。
行い、同時にそれらの演算結果をメモリブロックよシ取
シ出し可能にした場合の一芙施例である。ＭＥＭＯ、■
正ＭｌにはＳＩＮ関数のｒ−タが格納されておＩ） 、
ＭＥＭ２ 、 ＭＥＭＪにはＣＯＳ関数のデータが格
納きれているとする。今ＡＣＣ０１曲をＡとして５ＩＮ
Ａ 、 Ｃ０８Ａを同時にめる命令をプロヒッザーが出
したとす乙と、Ｃ）ＩＩＰＳＥＬ（ＩＩ。
ＣＨＩＰＳＥＬＪが同時にＥＮＡＢＬＥとなシ、ＲＥＳ
ＵＬＴ−ＲＪ 。
ＵＬＴ−ＲＪ 。
ＲＥＳＵＬＴ・Ｒ２に５ＩＮＡのデータが入いｆｉ Ｘ
ＲＥＳＵＬＴ・Ｒ３、ＲＥＳＵＬＴ −Ｒ４にＣ０８Ａ
のア゛−夕が入いる。
ＲＥＳＵＬＴ・Ｒ３、ＲＥＳＵＬＴ −Ｒ４にＣ０８Ａ
のア゛−夕が入いる。
このようにして１つの演算数に対して複数の演算処理を
同時に行うことができる。この他の例として演算数をＡ
、Ｂとし−Ｃｚ ＡＸＬ’１ＢｒＡ十Ｂ、Ａ−Ｂを並列
処理で同時にめることが可能でおる。
同時に行うことができる。この他の例として演算数をＡ
、Ｂとし−Ｃｚ ＡＸＬ’１ＢｒＡ十Ｂ、Ａ−Ｂを並列
処理で同時にめることが可能でおる。
以上のように本発明の演算回路は演算結果を記憶したメ
モリーおよび演算数、被演算数の値に応じたアドレスを
選択するメモリーの読み出し機能だけなので構成を著る
しく簡単にできる。
モリーおよび演算数、被演算数の値に応じたアドレスを
選択するメモリーの読み出し機能だけなので構成を著る
しく簡単にできる。
そして演算速度は、演算内容が複雑な場合も簡単な場合
も同一処理時間であシ、単にメモ・リーのアクセスタイ
ムによって決定される。したがって、アクセスタイムの
小さい高速メモリを用いることにより高速の演舞回路を
実現することが９− できる。また本発明によればシステムの自由度が大きく
、拡張性、他磯棟との相関性も良好でハードウェアの開
発時間とコストを大幅に推進することができ、しかも中
央演算処理装置のマイクロコードを簡素化することがで
きる。さらに演算１回路の性能はほとんどメモリーによ
って決定されるので将来の見込みとしてメモリーの高呆
積化、価格の低減、アクセスタイムの＾速比により極め
て有望な演算処理装置を提供することができる。また１
つの演算数に対して複数の演算処理を並列処理で行い、
それらの演算結果を同時にめることが可能で、同一の処
理を従来技術で行うのに比べて極めて＾速な処理が可能
となる。
も同一処理時間であシ、単にメモ・リーのアクセスタイ
ムによって決定される。したがって、アクセスタイムの
小さい高速メモリを用いることにより高速の演舞回路を
実現することが９− できる。また本発明によればシステムの自由度が大きく
、拡張性、他磯棟との相関性も良好でハードウェアの開
発時間とコストを大幅に推進することができ、しかも中
央演算処理装置のマイクロコードを簡素化することがで
きる。さらに演算１回路の性能はほとんどメモリーによ
って決定されるので将来の見込みとしてメモリーの高呆
積化、価格の低減、アクセスタイムの＾速比により極め
て有望な演算処理装置を提供することができる。また１
つの演算数に対して複数の演算処理を並列処理で行い、
それらの演算結果を同時にめることが可能で、同一の処
理を従来技術で行うのに比べて極めて＾速な処理が可能
となる。
第１図は従来の演算処理装置の要部を示すブロック図、
第２図は本発明の一実施例の要部を示すブロック図、第
３図は本発明の他の実施例の要部を示すブロック図であ
る。 ＤＢ・・・内部データバス、ＴＭＰ・・・テンポラリレ
ジ１８− スタ、ＡＣＣ・・・アキュームレータ、ＣＰ・・・コン
パレータ、ＭＰＸ・・・マルチプレクサ、ＡＤ）］ 、
ＡＤＬ・・・アドレス指定レジスタ、ＲＥＳＵＬＴ
−ＭＥＭＢＬＯＣＫ・・・メモリブロック。
第２図は本発明の一実施例の要部を示すブロック図、第
３図は本発明の他の実施例の要部を示すブロック図であ
る。 ＤＢ・・・内部データバス、ＴＭＰ・・・テンポラリレ
ジ１８− スタ、ＡＣＣ・・・アキュームレータ、ＣＰ・・・コン
パレータ、ＭＰＸ・・・マルチプレクサ、ＡＤ）］ 、
ＡＤＬ・・・アドレス指定レジスタ、ＲＥＳＵＬＴ
−ＭＥＭＢＬＯＣＫ・・・メモリブロック。
Claims (1)
- 【特許請求の範囲】 （リ 所望の演算の種類毎にそれぞれ演算数に対応した
演算結果のデータｆ：記憶したメモリチップを有するメ
モリブロックと、上記演算数に応じたアドレス信号によ
シ上記メモリブロッンから演算結果のュータを記憶した
メモリセルを選択する手段とを具備する演算処理装置。 （２、特許請求の範囲第１項記載のものにおいて、演算
の樵類および演算数に応じて指定されるアドレスは、任
意のビット幅を１ワードとするメモリのデータを任意数
指定して１回のアクセスで読み出すことを特徴とする演
算処理装置。 （３）特許請求の範囲第１項記載のものにおいツクよ９
１回のアクセスで取９出すことを％帝とする演算処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59013056A JPS60157632A (ja) | 1984-01-27 | 1984-01-27 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59013056A JPS60157632A (ja) | 1984-01-27 | 1984-01-27 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60157632A true JPS60157632A (ja) | 1985-08-17 |
Family
ID=11822466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59013056A Pending JPS60157632A (ja) | 1984-01-27 | 1984-01-27 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157632A (ja) |
-
1984
- 1984-01-27 JP JP59013056A patent/JPS60157632A/ja active Pending
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