JPH01162956A

JPH01162956A - 順序記憶回路

Info

Publication number: JPH01162956A
Application number: JP62322181A
Authority: JP
Inventors: Kenichi Echigoya; 研一越後谷; Hideyasu Asai; 浅井　秀容
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1987-12-18
Filing date: 1987-12-18
Publication date: 1989-06-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は中央処理装置と主記憶装置との間に設けられた
高速記憶装置内のデータを置換する場合の置換順序を記
憶する順序記憶回路に関する。

［従来の技術］近時、コンピュータシステムにおいては、中央処理装置
（ＣＰＵ）の処理速度が極めて速くなっている。これに
対し、中央処理装置と各周辺装置とを接続するバス（Ｂ
ｕｓ）を介するデータの転送速度は中央処理装置の処理
速度に比して遅い。このため、中央処理装置と記憶装置
との間のデータの転送速度を速くして中央処理装置の機
能を十分に引き出すためには、処理速度が速い記憶装置
を中央処理装置とバスとの間に使用する必要がある。

しかし、このような高速記憶装置は高価であるので、通
常記憶容量を大きくとることができない。

従って、中央処理装置とバスとの間に小容量の高速記憶
装置を設け、中央処理装置が必要とするデータはこの高
速記憶装置に格納しておき、不要のデータはバスを介し
て安価で大容量の主記憶装置に格納しておく方法が採用
されている。中央処理装置は高速記憶装置からデータを
読み出し、中央処理装置の処理に使用するデータが高速
記憶装置に格納されていない場合は主記憶装置から高速
記憶装置に必要なデータが転送される。この場合に、高
速記憶装置を複数の領域に分け、その特定の領域と主記
憶装置との間でデータの置換が行なわれる。この場合に
、主記憶装置から転送されてきたデータを高速記憶装置
のいずれの領域のデータと置換するかを判断するのは、
置換アルゴリズムによりソフト的に処理されている。

従来の置換アルゴリズムは主記憶装置から高速記憶装置
の特定の領域にデータが移動した場合に、その最新に移
動した領域を最も新しい領域として記憶することにより
、データが最初に格納された領域（以下、最古の領域と
いう）を判断し、データの置換が必要である場合には、
最古の領域のデータを置換するという方法である。

第７図は高速記憶装置を４つの領域Ａ□、Ａ２゜Ａ　３
　、　Ａ　４に分割した場合についての従来の置換アル
ゴリズムを説明するための模式図である。いま、第７図
最上段に示すように、主記憶装置から領域Ａ　１　、　
Ａ２　、　Ａ３　、　Ａ４の順にデータを移動させたと
する。つまり、領域の古さは領域ＡＩ。

Ａ２　、　ＡＳ、Ａ４の順であり、第７図の破線で囲っ
た部分が最古の領域である。そして、高速記憶装置と主
記憶装置との間においてデータの置換が必要である場合
には最古の領域Ａ１のデータが置換される。領域Ａ１の
データが置換されると、領域の古さの順序（置換順序）
は更新されて、第７図２段目に示すように、領域Ａ２　
、　Ａ３　、　Ａ４　。

Ａ１の順になる。

従って、次に高速記憶装置と主記憶装置との間において
データの置換が必要になった場合には、最古の領域Ａ２
のデータが置換される。以後、この動作が繰り返されて
、高速記憶装置と主記憶装置との間においてデータの置
換がなされる。

［発明が解決しようとする問題点］しかしながら、上述した置換アルゴリズムにおいては、
主記憶装置と高速記憶装置との間においてデータを置換
する場合に、高速記憶装置の領域の置換順序（領域の古
さの順序）に基いてその古い領域から順次置換され、更
新されていく、このため、中央処理装置からデータが読
み出されても、領域の置換順序は変更されない。このた
め、最古の領域に格納されたデータは、中央処理装置か
らの読み出し要求回数が極めて多い場合であっても、置
換されてしまう事態が生じる。

このように、従来の置換アルゴリズムにおいては、中央
処理装置の使用頻度が高いデータであっても、置換され
てしまって高速記憶装置から主記憶装置に転送されてし
まうことがある。このため、。

中央処理装置が読み出そうとするデータが高速記憶装置
内に存在する確率が低くなり、高速記憶装置と主記憶装
置との間でデータを置換する回数が多くなる。その結果
、中央処理装置が必要なデータを受けとる迄の期間が長
くなり、その機能を十分に引き出すことができない。従
って、処理速度が速い中央処理装置及び高速記憶装置を
使用しても、その性能を十分発揮させることができない
という問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
中央処理装置の使用頻度が高い領域のデータについては
置換させずに高速記憶装置内に保持しておくことができ
、コンピュータシステム全体の処理速度を速くして中央
処理装置の機能を十分に発揮させることができる順序記
憶回路を提供することを目的とする。

［問題点を解決するための手段］本発明に係る順序記憶回路は、複数の分割された記憶領
域を有する高速記憶装置と、主記憶装置又は中央処理装
置との間のデータの転送に際し、前記記憶領域のデータ
置換の順序を記憶する順序記憶回路において、前記複数
の記憶領域のデータを置換すべき順序を記憶する記憶手
段と、前記高速記憶装置と主記憶装置との間でデータの
置換がなされた場合に前記記憶手段に記憶された置換順
序を更新して置換がなされた記憶領域を置換順序が最も
遅いものにする第１の更新手段と、前記中央処理装置か
ら高速記憶装置のデータが読み出された場合に前記記憶
手段に記憶された置換順序を更新して読み出された記憶
領域を置換順序が最も遅いものにする第２の更新手段と
、を有することを特徴とする。

［作用］本発明においては、主記憶装置と高速記憶装置との間で
データの置換がなされると、第１の更新手段は記憶手段
に記憶された置換順序を更新して、置換がなされた記憶
領域を置換順序が最も遅いものにする。

一方、中央処理装置から高速記憶装置のデータが読み出
された場合には、第２の更新手段は記憶手段に記憶され
た置換順序を更新して、データが読み出された記憶領域
を置換順序が最も遅いものにする。

この結果、主記憶装置との間でデータの置換がなされる
か、又は中央処理装置からデータが読み出されることに
より、記憶手段に記憶されたその記憶領域の置換順序が
最も遅いものに更新されていく。従って、中央処理装置
の使用頻度が高いデータは置換されにくくなり、高速記
憶装置内に存在する確率が高くなる。

［実施例コ以下、添付の図面を参照して本発明の実施例について説
明する。第１図は本発明に係る順序記憶回路を使用した
コンピュータシステムの一部を示すブロック図である。

このコンピュータシステムは、高速記憶装置Ａが４つの
記憶領域Ａ　１　、Ａ２　＋Ａ　３　ｒ　Ａ　４に分割
されている場合についての例である。主記憶装置Ｂと中
央処理装置Ｃとの間に高速記憶装置Ａが配設されている
。中央処理装置Ｃは高速記憶装置Ａから必要なデータを
読み出して所要の演算を実施する。中央処理装置Ｃが必
要とするデータが高速記憶装置Ａに格納されていない場
合には、主記憶装置Ｂと高速記憶装置Ａとの間でデータ
が転送され、特定の記憶領域Ａ、乃至Ａ４との間でデー
タが置換される。

本発明の第１の更新手段Ｅは、主記憶装置Ｂと高速記憶
装置Ａとの間でデータが移動した場合に、記憶手段りに
記憶された置換順序を更新し、そのデータが置換された
記憶領域の置換順序を最も遅いものにする。また、中央
処理装置Ｃが高速記憶装置Ａのデータを読み出した場合
には、そのデータが読み出された記憶領域について第２
の更新手段Ｆが記憶手段りに記憶された置換順序を更新
して、置換順序が最も遅いものにする。

第２図は本発明の実施例に係る順序記憶回路の具体的な
構成を示す回路図である。記憶手段は６つの半導体記憶
装置１乃至６により構成されている。半導体記憶装置１
は４個のトランジスタＱ１乃至Ｑ４と２個の抵抗Ｒ１＋
　Ｒ２により構成されるフリップフロップであり、２進
情報“１”又は“０”の出力ａと、その反転信号出力ａ
とを読み出し制御回路１９に与える。

半導体記憶装置２乃至６は半導体記憶装置１と同一の構
成であるので、内部の回路構成は図示を省略する。半導
体記憶装置２乃至６は夫々２進情報す乃至ｆ及びπ乃至
下を出力する。但し、■乃至ｆは夫々ｂ乃至ｆの反転信
号である。半導体記憶装置１乃至６は全てワード活性信
号φＷＬの入力端子３８に接続されており、入力端子３
８に論理値が“１“のワード活性信号φＷＬが入力され
た場合に読書可能になる。

読出し制御回路１９は２進情報ａ乃至ｆ、ａ乃至ｆを入
力し、読出し制御信号入力端子４０に入力される読出し
制御信号φＲＤに基き２進情報ａ乃至ｆ、ａ乃至ｆを最
古の領域を検出する回路（以下、順序検出回路という）
２０に出力する。

第３図は読出し制御回路１９を具体的に示す回路図であ
る。ＣＭＯＳ）ランスファゲートＴ１はそのゲートに読
出し制御信号φＲＤが入力されるＮＭＯＳトランジスタ
と、この読出し制御信号φＲＤがインバータ４１により
反転された反転信号がゲートに入力されるＰＭＯＳトラ
ンジスタとの並列接続体により構成される。そして、こ
のＣＭＯＳトランスファゲートＴ、の入力端に２進情報
ａが入力される。このＣＭＯＳ　）ランスファゲートＴ
１の出力端は順序検出回路２０を構成するＡＮＤ回路２
１の入力端に接続されている。ＮＭＯＳトランジスタＱ
１ｔはそのゲートに読出し制御信号φＲＤの反転信号が
入力される。ＣＭＯＳ）ランスファゲートＴｌの出力端
はトランジスタＱ１１のトレインに接続されており、こ
のＮＭＯ３）ランジスタＱｌｌのソースは接地されてい
る。

ＣＭＯＳトランスファゲートＴ２乃至Ｔ１２はＣＭＯＳ
トランスファゲートＴ１と同一構成であり、ＮＭＯ３）
ランジスタＱ１２乃至Ｑ２２のゲートには読出し制御信
号φＲＤがインバータ４１により反転されて入力される
。２進情報ａ、ｂ乃至ｆ、ｂ乃至ｆは夫々ＣＭＯＳトラ
ンスファゲートＴ２乃至Ｔ、２の入力端に入力される。

そして、各ＣＭＯＳトランスファゲートの出力端は夫々
順序検出回路２０に接続されると共に、ＮＭｏ５トラン
ジスタＱ！２乃至Ｑ２２を介して接地される。

読出し制御信号φＲＤが“ｌ”の場合には、ＣＭＯＳト
ランスファゲートＴ、乃至Ｔ１□は導通状態となり、ト
ランジスタＱ１１乃至Ｑ２２はオフとなるので、読出し
制御回路１９に入力される２進情報ａ乃至ｆ、ａ乃至ｆ
は順序検出回路２０に出力される。読出し制御信号φＲ
Ｄが“ＯＩＩの場合には、２進情報ａ乃至ｆ、ａ乃至ｆ
は各ＣＭＯＳ）ランスファゲートＴ１乃至Ｔ１２を通過
することができず、トランジスタＱｌｌ乃至Ｑ２２が導
通状態となることにより、順序検出回路２０へは“０°
′が出力される。

順序検出回路２０は３人力ＡＮＤ回路２１乃至２４によ
り構成されている。３人力ＡＮＤ回路２１には２進情報
ａ、ｂ、ｃが入力され、３人力ＡＮＤ回路２２には２進
情報ａ、ｄ、ｅが入力され、３人力ＡＮＤ回路２３には
２進情報す、ｄ。

ｆが入力され、３人力ＡＮＤ回路２４には２進情報ｃ、
ｅ、ｆが入力される。この３人力ＡＮＤ回路２１乃至２
４は、夫々領域Ａ、乃至Ａ４に対応しており、３人力Ａ
ＮＤ回路２１乃至２４のうちのいずれか１つの出力が°
゛１”になることにより、その出力“１”の３人力ＡＮ
Ｄ回路２１乃至２４の領域Ａ１乃至Ａ４が最古であるこ
とが把握される。

この３人力ＡＮＤ回路２１乃至２４の出力は夫々順序検
出信号ラッチ回路２５乃至２８に入力されると共に、順
序検出信号ラッチ制御回路２９にも入力される。順序検
出信号ラッチ制御回路２９は４人力ＯＲ回路３０及びイ
ンバータ３１の直列接続体により構成されており、順序
検出信号ラッチ回路２５乃至２８はいずれも０ＭＯ３）
ランスファゲートＴ１．及び３個のインバータ３５乃至
３７により構成されている。ＡＮＤ回路２１乃至２４の
出力の少なくとも１つが′１°′の場合には、順序検出
信号ラッチ制御回路２９は順序検出信号ラッチ回路２５
乃至２８のＣＭＯＳトランスファゲートＴ１．を導通さ
せ、ＡＮＤ回路２１乃至２４の出力が全て°“０“の場
合には、順序検出信号ラッチ制御回路２９は順序検出信
号ラッチ回路２５乃至２８の０ＭＯ３）ランスファゲー
トＴ１３の導通を遮断させる。

順序検出信号ラッチ回路２５乃至２８は３人力ＡＮＤ回
路２１乃至２４の出力の少なくとも１つが”１”の場合
に、順序検出信号ラッチ制御回路２９の出力により夫々
３人力ＡＮＤ回路２１乃至２４の出力を取込み、３人力
ＡＮＤ回路２１乃至２４の出力の全てが“０゛の場合に
順序検出回路２０からの入力を停止して、すでに入力さ
れていた３人力ＡＮＤ回路２１乃至２４の出力信号をラ
ッチする。

順序検出信号ラッチ回路２５乃至２８の出力信号は夫々
最古領域検出信号０１乃至０４として外部へ出力される
と共に、順序更新回路１３乃至１８に入力される。この
検出信号０１乃至０４により、高速記憶装置Ａと主記憶
装置Ｂとの間のデータの転送を制御している制御手段が
、領域Ａ１乃至Ａ４のうちの最古の領域を把握し、次に
、主記憶装置Ｂからデータが転送されてきた場合には、
このデータを前記最古の領域のデータと置換する。

第１及び第２の更新手段を構成する順序更新回路１３乃
至１８は主記憶装置と高速記憶装置との間でデータが置
換された場合には、信号０１乃至０４を入力して記憶手
段を構成する半導体記憶装置１乃至６の記憶情報を更新
する。また、順序更新回路１３乃至１８は中央処理装置
が高速記憶装置のデータを読み出した場合には、領域使
用信号１１乃至■４を入力して半導体記憶装置１乃至６
の記憶情報を更新する。

順序更新回路１３乃至１８はいずれも２個のＰＭＯＳ）
ランジスタＱｓ　、Ｑ９．２個のＮＭＯＳトランジスタ
Ｑｓ　、Ｑ６及び２個のインバータ３２．３３により構
成されている。検出信号Ｏ１又は領域使用信号１１は順
序更新回路１３，１４゜１５のトランジスタＱ５のゲー
ト及びインバータ３２に入力される。検出信号０２又は
領域使用信号工２は順序更新回路１３のトランジスタＱ
６のゲート及びインバータ３３並びに順序更新回路１６
．１７のトランジスタＱ５のゲート及びインバータ３２
に入力される。検出信号０３又は領域使用信号Ｉ３は順
序更新回路１４．１６のトランジスタＱ６のゲート及び
インバータ３３並びに順序更新回路１８のトランジスタ
Ｑ５のゲート及びインバータ３２に入力される。検出信
号０４又は領域使用信号Ｉ４は順序更新回路１５，１７
．１８のトランジスタＱ６のゲート及びインバータ３３
に入力される。このように、順序更新回路１３乃至１８
は夫々最古領域検出信号ｏ１乃至０４のうち２つの信号
を入力するか又は領域使用信号１１乃至Ｉ４のうち２つ
の信号を入力して、半導体記憶装置１乃至６の記憶情報
を更新する。

初期化回路７乃・至１２はいずれもＮＭＯＳ）ランジス
タＱ７．ＰＭＯＳトランジスタＱｔｏ及びインバータ３
４により構成されており、夫々電源投入時に初期化信号
入力端子３９から初期化信号Ｒ３Ｔを入力して、半導体
記憶装置１乃至６の記憶内容を“０”にする。

次に、第４図及び第５図を参照して第２図に示す回路の
置換アルゴリズムを説明する。第４図に示すように、４
つの領域間を結ぶ６本の矢印によって領域間の順序記憶
を表現することができる。

つまり、各領域毎に自身を向いている矢印の数で古さの
順序を判断することができる。

例えば、３本の全ての矢印が自身を向いている場合に、
その領域が最も古く、３本の全ての矢印が自身から出て
いる場合に、その領域が最も新しいとする。そうすると
、第４図においては、その古さの順序は領域Ａ　１　、
　Ａ２　、　Ａ３　、　Ａ４の順であり、領域Ａ１が最
も古く、領域Ａ４が最も新しい。従って、領域Ａ１の置
換順序が最も速く、領域Ａ４の置換順序が最も遅いもの
になる。

６本の矢印の向きの状態は６ビツトの２進情報（ａ、ｂ
、ｃ、ｄ、ｅ、ｆ）により表現することができる。この
場合に、領域を示す記号の添字の数字が大きい領域から
添字の数字が小さい領域に向いている矢印を″“０゛と
じ、その逆の場合を１”として定義する。従って、第４
図の４つの領域の古さの順序（領域Ａ、、Ａ２　、Ａ３
　、Ａ４の順に古い）を６ビツトの２進情報（ａ、ｂ、
ｃ。

ｄ、ｅ、ｆ＞により示すと、（ａ、ｂ、ｃ、ｄ。

ｅ、ｆ）＝　（０，Ｏ，Ｏ，Ｏ，Ｏ，Ｏ）である。

この状態から領域Ａ１のデータが主記憶装置との間で置
換されたとする。そうすると、領域ＡＩが最新の領域と
なり、領域Ａ２が最古の領域となる。この場合の矢印の
向きは第５図に示すようになり、２進情報（ａ、ｂ、ｃ
、ｄ、ｅ、ｆ）は（１，１，１，Ｏ，Ｏ，Ｏ）となる、
つまり、ある領域が使用された場合の状態の更新はその
領域に向いている矢印の向きを全て逆にすることにより
なされる。

次に、第４図、第５図及び第６図（ａ）乃至（ｈ）のタ
イムチャート図を参照して第２図に示す順序記憶回路の
動作について説明する。

先ず、最初に電源を投入した後、半導体記憶装置１乃至
６を安定した状態にするために、半導体記憶装置１乃至
６を初期化する。つまり、ワード活性信号入力端子３８
に入力するワード活性信号φＷＬを“１″にして、トラ
ンジスタＱ１．Ｑ４をオンにすることにより、半導体記
憶装置１乃至６を読書可能にする。そして、初期化信号
入力端子３９から論理値が“１゛′の初期化信号Ｒ３Ｔ
を初期化回路７乃至１２に入力する。そうすると、初期
化回路７乃至１２のトランジスタＱ７１Ｑ１０はオンと
なる。これにより、半導体記憶装置１乃至６のトランジ
スタＱ２がオン、トランジスタＱ３がオフとなって、半
導体記憶装置１乃至６には２進情報（ａ、ｂ、ｃ、ｄ、
ｅ、ｆ）＝　（０，０゜０．０．Ｏ，Ｏ）が書込まれる
。書込が終了すると、ワード活性信号φＷＬは０′とな
る。半導体記憶装置１乃至６の記憶内容は第４図に示す
状態である。

いま、高速記憶装置の４つの領域ＡＩ　、　Ａ２　。

Ａ　３　、　Ａ　４のいずれかと主記憶装置との間にお
いてデータの置換が必要になると、第６図（ａ）に示す
ように、ワード活性信号φＷＬが“１”となり、半導体
記憶装置１乃至６に記憶されている内容が読出し可能な
状態になる。そして、半導体記憶装置１乃至６が読出し
可能な状態になった後、読出し制御信号入力端子４０に
入力される読出し制御信号φＲＤは　“１”となる［第
６図（ｂ）］、これにより、読出し制御回路１９は半導
体記憶装置１乃至６から読出された２進情報（ａ、ａ、
ｂ。

Ｋ、。、τ、　ｄ、　ｄ、。、τｌｆ＋７）＝（０゜１
．０．１．０，１，０，１，０，１．０．１）を通過さ
せて順序検出回路２０に与える。第６図（ｃ）は読出し
制御信号φＲＤが゛１”の期間だけ読出し制御回路１９
から信号ａ、ａ等が出力されたことを示す。

順序検出回路２０を構成する３人力ＡＮＤ回路２１乃至
２４は、夫々領域Ａ１乃至Ａ４に対応しており、前記２
進情報を入力すると３人力ＡＮＤ回路２１乃至２４のう
ち１つの出力が“１”になり、これにより、いずれの領
域Ａ１乃至Ａ４が最古であるかを示す。例えば、第４図
に示す領域Ａ１が最古領域であることを示す２進情報ａ
、ｂ。

Ｃは全て“０”であるので、３人力ＡＮＤ回路２１に２
進情報ａ、ｂ、ｃが入力されると、３人力ＡＮＤ回路２
１の出力が“１”となり、領域Ａ１が最古領域であるこ
とを示す信号が３人力ＡＮＤ回路２１から出力される。

つまり、順序検出回路２０に入力される２進情報ａ乃至
ｆは　“０″′、２進情報ａ乃至ｆは“１”であるので
、３人力ＡＮＤ回路２１乃至２４からは（１，Ｏ，Ｏ，
Ｏ）が出力される。第６図（ｄ）は順序検出回路２０か
ら出力信号が出力される期間を示している。

この３人力ＡＮＤ回路２１乃至２４の出力は順序検出信
号ラッチ制御回路２９に入力されると共に、夫々順序検
出信号ラッチ回路２５乃至２８に入力される。２進情報
（１，Ｏ，Ｏ，Ｏ）を入力すると、順序検出信号ラッチ
制御回路２９を構成する４人力ＯＲ回路３０の出力は“
１”となり［第６図（ｅ）］、インバータ３１の出力は
“０”となる［第６図（ｆ）］、これにより、順序検出
信号ラッチ回路２５乃至２８のＣＭＯ３）ランスファゲ
ートＴ１３は導通状態となり、順序検出信号ラッチ回路
２５乃至２８に夫々順序検出回路２０の出力信号（１，
Ｏ，Ｏ，Ｏ）が入力される。順序検出信号ラッチ回路２
５乃至２８から出力される最古領域検出信号ｏｌ乃至０
４は（１，０，０゜０）となる［第６図（ｇ）］。

次に、読出し制御回路１９に入力される読出し制御信号
φＲＤが０”になると［第６図（ｂ）］、読出し制御回
路１９からは半導体記憶装置１乃至６の出力信号は出力
されず［第６図（ｃ）］、順序検出回路２０に入力され
る２進情報は全て“０″になる。３人力ＡＮＤ回路２１
乃至２４の入力が全て°゛０′′となると、３人力ＡＮ
Ｄ回路２１乃至２４の出力は全て“０”となる［第６図
（ｄ）］。

これにより、順序検出信号ラッチ制御回路２９の４人力
ＯＲ回路３０の出力は“０”　［第６図（ｅ）］、イン
バータ３１の出力は“１”となる［第６図（ｆ）］。こ
のため、順序検出信号ラッチ回路２５乃至２８の入力端
はＣＭＯＳトランスファゲートＴ１３が非導通となるこ
とにより順序検出回路２０の出力端から遮断される。そ
して、順序検出信号ラッチ回路２５乃至２８は先に入力
された順序検出回路２０の３人力ＡＮＤ回路２１乃至２
４の出力（１，Ｏ，Ｏ，Ｏ）をラッチする。その後、ワ
ード活性信号φＷＬが０”となると、半導体記憶装置１
乃至６は読書禁止状態となる。そして、順序検出信号ラ
ッチ回路２５乃至２８は最古領域検出信号０１乃至０４
として（１，Ｏ，Ｏ，Ｏ）を出力する。この信号Ｏｌ乃
至０４により、高速記憶装置の領域Ａ１が最古の領域で
あることが検出される。これにより、領域Ａ、と主記憶
装置との間でデータが置換される。

次に、領域Ａ１が最古領域検出信号Ｏｌ乃至０４により
最古領域として検出され、置換によって最新領域になる
と、半導体記憶装置１乃至６の記憶内容（ａ、ｂ、ｃ、
ｄ、ｅ、ｆ）を（１，１゜１、Ｏ，Ｏ，Ｏ）に更新する
必要がある。最古領域検出信号０１乃至０４は順序更新
信号としても使用される。

第５図に示すように、領域Ａ、が最新領域に変化したこ
とを示すためには、２進情報ａ、ｂ、ｃのみを反転させ
ればよい。２進情報ａは領域Ａ１と領域Ａ２との古さの
関係を示しているので、この２進情報ａを更新するため
に、順序更新回路１３は領域Ａ１が最古の領域であるか
否かを示す信号０１と領域Ａ２が最古の領域であるか否
かを示す信号０２とを入力する。信号　０１が１′′、
信号０２が“Ｏ”であるから、順序更新回路１３のイン
バータ３２の入出力端に接続された２つのトランジスタ
Ｑ５．Ｑ８がオンとなり、インバータ３３の入出力端に
接続されたトランジスタＱ６゜Ｑ９がオフとなる。

いま、第６図（ａ）に示すように、半導体記憶装置１乃
至６の記憶内容を更新するために、ワード活性信号φＷ
Ｌを“１”にする。そうすると、トランジスタＱ１．Ｑ
４はオンになり、半導体記憶装置１乃至６は読書可能な
状態となる。このため、半導体記憶装置１のトランジス
タＱ３がオン、トランジスタＱ２がオフとなり、２進情
報ａは“０”から“１”に変化する。同様に、２進情報
す、ｃも１”となり、２進情報ｄ、ｅ、ｆはＩＩ　ＯＩ
Ｉのままである。このように、順序更新回路１３乃至１
８は夫々検出信号０１，０□、検出信号０１゜０３、検
出信号０１，０４、検出信号ｏ２，０３、検出信号０□
、０４、検出信号０３，０４を入力して半導体記憶装置
１乃至６の記憶内容ａ乃至ｆを更新する［第６図（ｈ）
］、記憶内容が更新された後、ワード活性信号φＷＬは
パＯ”となり、半導体記憶装置１乃至６は読書禁止とな
る［第６図（ａ）］。更新された記憶内容（ａ、ｂ、ｃ
、ｄ。

ｅ、ｆ）は（１，１，１，０，０，Ｏ）であり、この状
態は第５図に示す状態と一致する。

次に、中央処理装置が高速記憶装置の特定の領域のデー
タを読み出すのみであり、高速記憶装置と主記憶装置と
の間でデータの置換がない場合について説明する。この
場合には、半導体記憶装置１乃至６の２進情報（ａ、ｂ
、ｃ、ｄ、ｅ、ｆ）を更新して、データが読み出された
領域が最新領域となるようにしている。先ず、半導体記
憶装置１乃至６に入力されるワード活性信号φＷＬが“
１”となって、半導体記憶装置１乃至６が読書可能にな
る。その後、外部から領域使用信号１１乃至Ｉ４が順序
更新回路１３乃至１８に入力される。順序更新回路１３
乃至１８は領域使用信号Ｉ、乃至Ｉ４に基いて半導体記
憶装置１乃至６の２進情報（ａ、ｂ、ｃ、ｄ、ｅ、ｆ）
を更新する。

そして、ワード活性信号φＷＬが“０”となって更新は
終了する。

これにより、中央処理装置からデータが読み出される場
合にも、高速記憶装置の置換順序は更新される。このた
め、読出し頻度が高いデータが格納された領域は読出し
の都度最新領域となるから、読出し頻度が高いデータは
高速記憶装置と主記憶装置との間において置換されに＜
＜、中央処理装置が必要とするデータが高速記憶装置内
に存在する確率が高くなり、コンピュータシステムは高
速処理動作が可能となる。

［発明の効果］以上説明したように、本発明によれば、主記憶装置と高
速記憶装置との間でデータが置換される場合、又は中央
処理装置が高速記憶装置のデータを読み出す場合に、夫
々第１又は第２の更新手段は記憶手段に記憶された記憶
領域の置換順序を最も遅いものに更新するから、中央処
理装置の使用頻度が高いデータが高速記憶装置内に存在
する確率が高くなる。このため、中央処理装置の機能を
十分に発揮させてコンピュータシステムの処理速度を速
くすることができる。

【図面の簡単な説明】

第１図は本発明に係る順序記憶回路を使用したコンピュ
ータシステムを示すブロック図、第２図は本発明の実施
例に係る順序記憶回路を具体的に示す回路図、第３図は
読出し制御回路を具体的に示す回路図、第４図及び第５
図は本発明の置換アルゴリズムを説明するための模式図
、第６図（ａ）乃至（ｈ）は本発明の詳細な説明するた
めのタイミングチャート図、第７図は従来の置換アルゴ
リズムを説明するための模式図である。１〜６；半導体記憶装置、７〜１２；初期化回路、１３
〜１８；順序更新回路、１９；読出し制御回路、２０；
順序検出回路、２１〜２４；３人力ＡＮＤ回路、２５〜
２８；順序検出信号ラッチ回路、２９；順序検出信号ラ
ッチ制御回路、３０；４人力ＯＲ回路、３１〜３７，４
１　、インバータ、３８；ワード活性信号入力端子、３
９；初期化信号入力端子、４０；読出し制御信号入力端
子、Ａ１−Ａ４　：領域、Ｑ＋〜Ｑｚｚ；トランジスタ
、Ｔ、〜Ｔ１３；ＣＭＯＳトランスファゲート、Ａ；高
速記憶装置、Ｂ；主記憶装置、Ｃ；中央処理装置、Ｄ；
記憶手段、Ｅ；第１の更新手段、Ｆ；第２の更新手段出願人　日本電気アイジ−マイコンシステム株式会社

Claims

【特許請求の範囲】

複数の分割された記憶領域を有する高速記憶装置と、主
記憶装置又は中央処理装置との間のデータの転送に際し
、前記記憶領域のデータ置換の順序を記憶する順序記憶
回路において、前記複数の記憶領域のデータを置換すべ
き順序を記憶する記憶手段と、前記高速記憶装置と主記
憶装置との間でデータの置換がなされた場合に前記記憶
手段に記憶された置換順序を更新して置換がなされた記
憶領域を置換順序が最も遅いものにする第１の更新手段
と、前記中央処理装置から高速記憶装置のデータが読み
出された場合に前記記憶手段に記憶された置換順序を更
新して読み出された記憶領域を置換順序が最も遅いもの
にする第２の更新手段と、を有することを特徴とする順
序記憶回路。