JPH0547657Y2 - - Google Patents
Info
- Publication number
- JPH0547657Y2 JPH0547657Y2 JP1988031390U JP3139088U JPH0547657Y2 JP H0547657 Y2 JPH0547657 Y2 JP H0547657Y2 JP 1988031390 U JP1988031390 U JP 1988031390U JP 3139088 U JP3139088 U JP 3139088U JP H0547657 Y2 JPH0547657 Y2 JP H0547657Y2
- Authority
- JP
- Japan
- Prior art keywords
- display
- central processing
- cpu
- output
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 108091008695 photoreceptors Proteins 0.000 description 1
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案は電子写真プリンタ等の画像形成装置に
係り、特に複数の中央処理部（CPU）から発生
する表示データを単一の表示器に表示する表示制
御回路に関するものである。
係り、特に複数の中央処理部（CPU）から発生
する表示データを単一の表示器に表示する表示制
御回路に関するものである。
画像形成装置として、例えば電子写真プリンタ
は、二つの処理部により外部のホストコンピユー
タ等から出力される画像情報を用紙に印字する。
その一つは、ホストコンピユータから入力した印
字情報をドツトパターンの画像情報に変換する処
理部で、一般にインターフエイスコトローラと呼
ばれている。もう一つは、上記インターフエイス
コントローラにより作成された画像データを用い
て感光体に光書込みを行い、公知の電子写真プロ
セスに従つて用紙に画像を形成する処理部であ
り、一般にプリンタコントローラと呼ばれてい
る。この二つの処理部は、各々に設けられた
CPUにより画像情報変換又は画像形成処理の際
の動作制御が行われている。
は、二つの処理部により外部のホストコンピユー
タ等から出力される画像情報を用紙に印字する。
その一つは、ホストコンピユータから入力した印
字情報をドツトパターンの画像情報に変換する処
理部で、一般にインターフエイスコトローラと呼
ばれている。もう一つは、上記インターフエイス
コントローラにより作成された画像データを用い
て感光体に光書込みを行い、公知の電子写真プロ
セスに従つて用紙に画像を形成する処理部であ
り、一般にプリンタコントローラと呼ばれてい
る。この二つの処理部は、各々に設けられた
CPUにより画像情報変換又は画像形成処理の際
の動作制御が行われている。
通常上述のような各々のCPUの処理動作中に
おいて種々の表示情報が作成される。例えばイン
ターフエイスコントローラ内CPUからはインタ
ーフエイスコントローラ内のシステムROMやシ
ステムRAMのチエツクの際のエラー表示信号
や、インターフエイスコントローラ内の画像メモ
リの容量オーバ時のエラー表示信号が出力され
る。また、プリンタコントローラ内のCPUでは
用紙ジヤムが発生した場合の表示信号や、トナー
が欠乏した場合のトナー補充信号の出力である。
おいて種々の表示情報が作成される。例えばイン
ターフエイスコントローラ内CPUからはインタ
ーフエイスコントローラ内のシステムROMやシ
ステムRAMのチエツクの際のエラー表示信号
や、インターフエイスコントローラ内の画像メモ
リの容量オーバ時のエラー表示信号が出力され
る。また、プリンタコントローラ内のCPUでは
用紙ジヤムが発生した場合の表示信号や、トナー
が欠乏した場合のトナー補充信号の出力である。
従来、上述のように各々のCPUから出力され
た表示信号は共通の表示器に表示されている。す
なわち、いずれかのコントローラが直接表示器に
接続され、その直接接続された方のコントローラ
内のシステムROMに表示データを表示処理する
プログラムを内蔵し、対応するCPUがこれを制
御する役目をはたしている。そして、他方のコン
トローラは、ステータス線等により表示に関する
情報を上述の直接表示器に接続されたコントロー
ラに送り、そのコントローラを介して表示情報を
表示する構成である。例えば、インターフエイス
コトローラが直接表示器に接続されている時に
は、インターフエイスコントローラ内のシステム
ROMに両方のCPUから出力される表示信号の表
示制御用のプログラムが記憶されている。そし
て、インターフエイスコントローラ内のCPUは
インターフエイスコントローラ内の表示信号をコ
ード信号にデコードして表示器に与えると共に、
プリンタコントローラ内のCPUから出力される
表示信号を、インターフエイスコントローラ内の
CPUが表示器のドライブデータにデコードして
表示器に出力する制御を行つている。
た表示信号は共通の表示器に表示されている。す
なわち、いずれかのコントローラが直接表示器に
接続され、その直接接続された方のコントローラ
内のシステムROMに表示データを表示処理する
プログラムを内蔵し、対応するCPUがこれを制
御する役目をはたしている。そして、他方のコン
トローラは、ステータス線等により表示に関する
情報を上述の直接表示器に接続されたコントロー
ラに送り、そのコントローラを介して表示情報を
表示する構成である。例えば、インターフエイス
コトローラが直接表示器に接続されている時に
は、インターフエイスコントローラ内のシステム
ROMに両方のCPUから出力される表示信号の表
示制御用のプログラムが記憶されている。そし
て、インターフエイスコントローラ内のCPUは
インターフエイスコントローラ内の表示信号をコ
ード信号にデコードして表示器に与えると共に、
プリンタコントローラ内のCPUから出力される
表示信号を、インターフエイスコントローラ内の
CPUが表示器のドライブデータにデコードして
表示器に出力する制御を行つている。
上述のような従来の表示制御においては、例え
ばプリンタコントローラ側の表示項目が追加、又
は変更された場合には、これに伴つてインターフ
エイスコントローラ側のシステムROMのプログ
ラムも変更しなければならない。また、逆にプリ
ンタコントローラに表示器が接続されている場合
にも同様な問題が発生する。
ばプリンタコントローラ側の表示項目が追加、又
は変更された場合には、これに伴つてインターフ
エイスコントローラ側のシステムROMのプログ
ラムも変更しなければならない。また、逆にプリ
ンタコントローラに表示器が接続されている場合
にも同様な問題が発生する。
また、表示信号を両コントローラ間でステータ
ス線を介してやりとりすることは両コントローラ
間の授受データが複雑化する問題も発生する。
ス線を介してやりとりすることは両コントローラ
間の授受データが複雑化する問題も発生する。
本考案は、上記従来の欠点に鑑み、表示信号を
出力する二つの処理部を有する画像形成装置にお
いて、一つの処理部の表示項目が変更されたとし
ても他の処理部の処理プログラムを変更する必要
がなく、かつ処理部間のデータを複雑化すること
のない表示制御回路を提供することを目的とす
る。
出力する二つの処理部を有する画像形成装置にお
いて、一つの処理部の表示項目が変更されたとし
ても他の処理部の処理プログラムを変更する必要
がなく、かつ処理部間のデータを複雑化すること
のない表示制御回路を提供することを目的とす
る。
上記目的は本考案によれば、第１の記憶手段に
記憶された画像情報生成制御用プログラムに従つ
て処理を実行する第１の中央処理装置と、前記画
像情報に基づく画像形成動作を制御する第２の記
憶手段に記憶されたプログラムに従つて処理を実
行する第２の中央処理装置と、前記両中央処置装
置が生成する情報を相互交換するステイタス線
と、前記第１及び第２の中央処理装置の処理実行
に応じて出力される表示情報に基づき表示を行う
単一の表示器と、前記第１又は第２の中央処理装
置より出力された表示情報の何れか一方を選択的
に前記表示器へ伝達する切換回路とを有し、該切
換回路は前記第１の中央処理装置又は第２の中央
処理装置が発生する切換え制御信号により制御さ
れることを特徴とする表示制御回路を提供するこ
とにより達成される。
記憶された画像情報生成制御用プログラムに従つ
て処理を実行する第１の中央処理装置と、前記画
像情報に基づく画像形成動作を制御する第２の記
憶手段に記憶されたプログラムに従つて処理を実
行する第２の中央処理装置と、前記両中央処置装
置が生成する情報を相互交換するステイタス線
と、前記第１及び第２の中央処理装置の処理実行
に応じて出力される表示情報に基づき表示を行う
単一の表示器と、前記第１又は第２の中央処理装
置より出力された表示情報の何れか一方を選択的
に前記表示器へ伝達する切換回路とを有し、該切
換回路は前記第１の中央処理装置又は第２の中央
処理装置が発生する切換え制御信号により制御さ
れることを特徴とする表示制御回路を提供するこ
とにより達成される。
以下本考案の実施例について図面を参照しなが
ら詳述する。
ら詳述する。
第１図は本考案に係る電子写真プリンタ装置
（以下単にプリンタ装置で示す）１の回路ブロツ
ク図を示すものである。
（以下単にプリンタ装置で示す）１の回路ブロツ
ク図を示すものである。
同図において、プリンタ装置１内の回路はイン
ターフエイスコントローラ２とプリンタコントロ
ーラ３とに分かれ、インターフエイスコントロー
ラ２はCPU４、ホストインターフエイス（以下
ホストＩ／Ｆで示す）５、画像情報生成部６で構
成されている。また、プリンタコントローラ３は
CPU７、画像形成処理部８で構成され、インタ
ーフエイスコントローラ２とプリンタコントロー
ラ３間のデータ授受は入出力インターフエイス
（以下入出力Ｉ／Ｆで示す）９を介して行われる。
ターフエイスコントローラ２とプリンタコントロ
ーラ３とに分かれ、インターフエイスコントロー
ラ２はCPU４、ホストインターフエイス（以下
ホストＩ／Ｆで示す）５、画像情報生成部６で構
成されている。また、プリンタコントローラ３は
CPU７、画像形成処理部８で構成され、インタ
ーフエイスコントローラ２とプリンタコントロー
ラ３間のデータ授受は入出力インターフエイス
（以下入出力Ｉ／Ｆで示す）９を介して行われる。
また、ホスト機器であるホストコンピユータ１
０は、文字コードや制御データをホストＩ／Ｆ５
へ出力する回路である。
０は、文字コードや制御データをホストＩ／Ｆ５
へ出力する回路である。
CPU４は、CPU４内の第１の記憶手段として
のROMに記憶されたシステムプログラムに従つ
て各部の制御を行う。また、画像情報生成部６は
図示しないRAM、キヤラクタジエネレータ、イ
メージメモリ等の回路を内蔵している。
のROMに記憶されたシステムプログラムに従つ
て各部の制御を行う。また、画像情報生成部６は
図示しないRAM、キヤラクタジエネレータ、イ
メージメモリ等の回路を内蔵している。
またCPU７は、CPU７内の第２の記憶手段と
してのROMに記憶されたシステムプログラムに
従つて制御を行う。画像形成処理部８は、プリン
タ装置１の画像形成に必要な各プロセス部、例え
ば図示しない帯電器、現像器、転写器等の動作処
理及び、上述のインターフエイスコントローラ２
から出力されるパターンデータを用紙に印字する
回路である。
してのROMに記憶されたシステムプログラムに
従つて制御を行う。画像形成処理部８は、プリン
タ装置１の画像形成に必要な各プロセス部、例え
ば図示しない帯電器、現像器、転写器等の動作処
理及び、上述のインターフエイスコントローラ２
から出力されるパターンデータを用紙に印字する
回路である。
一方、CPU４及び７の制御処理に従つて必要
となる各種表示信号は切換回路１１へ出力され
る。また、この切換回路１１を介した表示信号は
表示部１２へ出力される。
となる各種表示信号は切換回路１１へ出力され
る。また、この切換回路１１を介した表示信号は
表示部１２へ出力される。
第２図は上述の切換回路１１と表示部１２の詳
しい回路構成を示す図である。CPU４の出力端
子P0〜P8からは表示信号がCPU４内でデコード
され表示データとしてスリーステートバツフア１
３ａへ出力される。また、CPU７の出力端子Q0
〜Q8からは同じく表示信号がCPU７内でデコー
ドされ表示データとしてスリーステートバツフア
１３ｂへ出力される。スリーステートバツフア１
３ａには、そのトリガ端子にインバータ１４を介
してトリガ信号Ａが入力する。このトリガ信号Ａ
はインバータ１４の入力端子にプルアツプ抵抗
R1を介して電圧（＋5V）が印加されているため、
通常ロー信号であり、CPU４からの表示データ
を表示部１２へ出力するが、CPU７から出力さ
れる切換え制御信号としてのデイスプレイセレク
ト信号がロー信号になるとトリガ信号Ａはハイ信
号となり、表示部１２への表示データの出力を停
止する。また、スリーステートバツフア１３ｂに
は、そのトリガ端子にトリガ信号Ｂが入力する。
このトリガ信号Ｂはトリガ端子が直接プルアツプ
抵抗R1に接続されているため、通常プルアツプ
抵抗R1を介したハイ信号が入力し、表示データ
を出力しないが、CPU５から出力されるデイス
プレイセレクト信号がロー信号となるとCPU７
から入力した上述の表示データを表示部１２へ出
力する。
しい回路構成を示す図である。CPU４の出力端
子P0〜P8からは表示信号がCPU４内でデコード
され表示データとしてスリーステートバツフア１
３ａへ出力される。また、CPU７の出力端子Q0
〜Q8からは同じく表示信号がCPU７内でデコー
ドされ表示データとしてスリーステートバツフア
１３ｂへ出力される。スリーステートバツフア１
３ａには、そのトリガ端子にインバータ１４を介
してトリガ信号Ａが入力する。このトリガ信号Ａ
はインバータ１４の入力端子にプルアツプ抵抗
R1を介して電圧（＋5V）が印加されているため、
通常ロー信号であり、CPU４からの表示データ
を表示部１２へ出力するが、CPU７から出力さ
れる切換え制御信号としてのデイスプレイセレク
ト信号がロー信号になるとトリガ信号Ａはハイ信
号となり、表示部１２への表示データの出力を停
止する。また、スリーステートバツフア１３ｂに
は、そのトリガ端子にトリガ信号Ｂが入力する。
このトリガ信号Ｂはトリガ端子が直接プルアツプ
抵抗R1に接続されているため、通常プルアツプ
抵抗R1を介したハイ信号が入力し、表示データ
を出力しないが、CPU５から出力されるデイス
プレイセレクト信号がロー信号となるとCPU７
から入力した上述の表示データを表示部１２へ出
力する。
表示部１２は７セグメント表示器１５ａ，１５
ｂ、トランジスタ１６，１７、抵抗R2〜R5，Ra
〜Rgで構成されている。上述の表示データの中
で、７セグメント表示器１５ａ，１５ｂを点灯さ
せる表示データは抵抗a〜Rgを介して７セグメン
ト表示器１５ａ，１５ｂの各セグメントａ〜ｇに
供給される。また、７セグメント表示器１５ａ，
１５ｂのいずれかを選択するための表示データは
抵抗R2又はR4へ出力される。抵抗R2又はR4へ出
力された表示データはローレベルの時各々対応す
るトランジスタ１６又は１７をオンし、一方のト
ランジスタ１６又は１７を介して＋5Vの電圧を
選択された７セグメント表示器１５ａ又は１５ｂ
へ出力する。選択された７セグメント表示器１５
ａ又は１５ｂはその時上述の抵抗Ra〜Rgより入
力する表示データに従つて各セグメントａ〜ｇを
点灯する。
ｂ、トランジスタ１６，１７、抵抗R2〜R5，Ra
〜Rgで構成されている。上述の表示データの中
で、７セグメント表示器１５ａ，１５ｂを点灯さ
せる表示データは抵抗a〜Rgを介して７セグメン
ト表示器１５ａ，１５ｂの各セグメントａ〜ｇに
供給される。また、７セグメント表示器１５ａ，
１５ｂのいずれかを選択するための表示データは
抵抗R2又はR4へ出力される。抵抗R2又はR4へ出
力された表示データはローレベルの時各々対応す
るトランジスタ１６又は１７をオンし、一方のト
ランジスタ１６又は１７を介して＋5Vの電圧を
選択された７セグメント表示器１５ａ又は１５ｂ
へ出力する。選択された７セグメント表示器１５
ａ又は１５ｂはその時上述の抵抗Ra〜Rgより入
力する表示データに従つて各セグメントａ〜ｇを
点灯する。
以上のような構成のプリンタ装置１において、
以下にその動作説明を述べる。
以下にその動作説明を述べる。
前述のように、CPU４はホストコンピユータ
１０からホストＩ／Ｆ５へ入力する文字コード、
制御データ等のデータを、画像情報生成部６内の
RAMへ格納した後、格納された上述のデータを
CPU４へ所定ビツト毎に読み出しデータの内容
を解析する。この解析処理により、CPU４は読
み出したデータが制御信号であればそのデータに
従つた処理を実行する。一方、コードデータであ
れば、文字コードに対応したドツトパターンデー
タをキヤラクタジエネレータから読み出し、イメ
ージメモリの所定領域に書込む。イメージメモリ
は読み出されるパターンデータを１頁分記憶し、
１頁分記憶したことを示す信号をCPU４へ出力
する。その後、CPU４は、イメージメモリ内の
パターンデータを入出力Ｉ／Ｆ９へ出力する。
CPU７は上述のようにして入出力Ｉ／Ｆへ出力
されたパターンデータを用紙へ印字するため、画
像形成処理部８を制御し、公知の電子写真プロセ
スを行い用紙へ印字する。
１０からホストＩ／Ｆ５へ入力する文字コード、
制御データ等のデータを、画像情報生成部６内の
RAMへ格納した後、格納された上述のデータを
CPU４へ所定ビツト毎に読み出しデータの内容
を解析する。この解析処理により、CPU４は読
み出したデータが制御信号であればそのデータに
従つた処理を実行する。一方、コードデータであ
れば、文字コードに対応したドツトパターンデー
タをキヤラクタジエネレータから読み出し、イメ
ージメモリの所定領域に書込む。イメージメモリ
は読み出されるパターンデータを１頁分記憶し、
１頁分記憶したことを示す信号をCPU４へ出力
する。その後、CPU４は、イメージメモリ内の
パターンデータを入出力Ｉ／Ｆ９へ出力する。
CPU７は上述のようにして入出力Ｉ／Ｆへ出力
されたパターンデータを用紙へ印字するため、画
像形成処理部８を制御し、公知の電子写真プロセ
スを行い用紙へ印字する。
以上の動作中、CPU４では各種表示信号を出
力端子P0〜P8より出力する、例えばイメージメ
モリに１頁分以上のパターンデータが書込まれた
時のエラー信号等をCPU４内でデコードし、対
応する表示データとしてスリーステートバツフア
１３ａへ出力する。一方、CPU７からも、処理
制御中に発生するトナー欠乏信号や用紙無し信号
等をデコードして表示データとして出力端子Q0
〜Q8よりスリーステートバツフア１３ｂへ出力
する。
力端子P0〜P8より出力する、例えばイメージメ
モリに１頁分以上のパターンデータが書込まれた
時のエラー信号等をCPU４内でデコードし、対
応する表示データとしてスリーステートバツフア
１３ａへ出力する。一方、CPU７からも、処理
制御中に発生するトナー欠乏信号や用紙無し信号
等をデコードして表示データとして出力端子Q0
〜Q8よりスリーステートバツフア１３ｂへ出力
する。
前述のように通常、表示データはCPU５より
出力されるデイスプレイセレクト信号がハイレベ
ルであり、CPU４からの表示データが表示部１
２へ出力される。すなわち、デイスプレイセレク
ト信号がハイレベルの時（プルアツプ抵抗R1を
介してインバータ１４にハイ信号が入力している
時）インバータ１４を介してスリーステートバツ
フア１３ａにロー信号が供給され、CPU４から
の表示データが表示部１２へ出力される。そし
て、前述の回路動作に従つて７セグメント表示器
１５ａ，１５ｂを点灯させ必要な表示を行う。ま
た、CPU７から出力されるデイスプレイセレク
ト信号のハイレベルの維持は、CPU４からステ
ータス線を介してCPU７へ入力する信号により
行われる。一方、CPU７から表示データを出力
する時は、デイスプレイセレクト信号をローレベ
ルとしスリーステートバツフア１３ｂへロー信号
を供給する。この時、Ｃ−ステータス線を介して
CPU４にも同様な信号が出力される。そして、
CPU７からの表示データがスリーステートバツ
フア１３ｂを介して表示部１２へ出力される。そ
して、前述の回路動作に従つて、７セグメント表
示器１５ａ，１５ｂを点灯させ必要な表示を行
う。
出力されるデイスプレイセレクト信号がハイレベ
ルであり、CPU４からの表示データが表示部１
２へ出力される。すなわち、デイスプレイセレク
ト信号がハイレベルの時（プルアツプ抵抗R1を
介してインバータ１４にハイ信号が入力している
時）インバータ１４を介してスリーステートバツ
フア１３ａにロー信号が供給され、CPU４から
の表示データが表示部１２へ出力される。そし
て、前述の回路動作に従つて７セグメント表示器
１５ａ，１５ｂを点灯させ必要な表示を行う。ま
た、CPU７から出力されるデイスプレイセレク
ト信号のハイレベルの維持は、CPU４からステ
ータス線を介してCPU７へ入力する信号により
行われる。一方、CPU７から表示データを出力
する時は、デイスプレイセレクト信号をローレベ
ルとしスリーステートバツフア１３ｂへロー信号
を供給する。この時、Ｃ−ステータス線を介して
CPU４にも同様な信号が出力される。そして、
CPU７からの表示データがスリーステートバツ
フア１３ｂを介して表示部１２へ出力される。そ
して、前述の回路動作に従つて、７セグメント表
示器１５ａ，１５ｂを点灯させ必要な表示を行
う。
尚、CPU７から出力されるデイスプレイセレ
クト信号を例えば所定間隔で切換えることによ
り、CPU４及び７からの表示データを所定時間
隔で切換えて表示することもできる。
クト信号を例えば所定間隔で切換えることによ
り、CPU４及び７からの表示データを所定時間
隔で切換えて表示することもできる。
また、本実施例ではCPU７からデイスプレイ
セレクト信号を出力する構成例を示したが、
CPU４から出力するよう構成してもよい。
セレクト信号を出力する構成例を示したが、
CPU４から出力するよう構成してもよい。
以上詳細に説明したように本考案によれば、二
つの処理部から出力されるデータは各々の処理部
内でデコード等の表示処理が行われ、しかもその
表示制御プログラムも各々の処理部内に内蔵する
ものを使用するため、一方の処理部の表示項目に
増加、減少等の変更があつたとしても、他の処理
部のプログラムを変更する必要がない。
つの処理部から出力されるデータは各々の処理部
内でデコード等の表示処理が行われ、しかもその
表示制御プログラムも各々の処理部内に内蔵する
ものを使用するため、一方の処理部の表示項目に
増加、減少等の変更があつたとしても、他の処理
部のプログラムを変更する必要がない。
また、両処理部間のデータ授受量が減少し、両
処理部間の制御を容易に行うことが可能となる。
処理部間の制御を容易に行うことが可能となる。
第１図は本実施例の表示制御回路を使用したプ
リンタ装置の回路図、第２図は本実施例の表示制
御回路である。 ４，７……CPU、１１……切換回路、１２…
…表示部、１３ａ，１３ｂ……スリーステートバ
ツフア、１４……インバータ、１５ａ，１５ｂ…
…７セグメント表示器、１６，１７……トランジ
スタ。
リンタ装置の回路図、第２図は本実施例の表示制
御回路である。 ４，７……CPU、１１……切換回路、１２…
…表示部、１３ａ，１３ｂ……スリーステートバ
ツフア、１４……インバータ、１５ａ，１５ｂ…
…７セグメント表示器、１６，１７……トランジ
スタ。
Claims (1)
- 【実用新案登録請求の範囲】 第１の記憶手段に記憶された画像情報生成制御
用プログラムに従つて処理を実行する第１の中央
処理装置と、 前記画像情報に基づく画像形成動作を制御する
第２の記憶手段に記憶されたプログラムに従つて
処理を実行する第２の中央処理装置と、 前記両中央処置装置が生成する情報を相互交換
するステイタス線と、 前記第１及び第２の中央処理装置の処理実行に
応じて出力される表示情報に基づき表示を行う単
一の表示器と、 前記第１又は第２の中央処理装置より出力され
た表示情報の何れか一方を選択的に前記表示器へ
伝達する切換回路とを有し、 該切換回路は前記第１の中央処理装置又は第２
の中央処理装置が発生する切換え制御信号により
制御されることを特徴とする表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988031390U JPH0547657Y2 (ja) | 1988-03-09 | 1988-03-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988031390U JPH0547657Y2 (ja) | 1988-03-09 | 1988-03-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137255U JPH01137255U (ja) | 1989-09-20 |
| JPH0547657Y2 true JPH0547657Y2 (ja) | 1993-12-15 |
Family
ID=31257218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988031390U Expired - Lifetime JPH0547657Y2 (ja) | 1988-03-09 | 1988-03-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547657Y2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130365A (en) * | 1976-04-26 | 1977-11-01 | Casio Comput Co Ltd | Display unit for electronic watch |
| JPS52152266A (en) * | 1977-06-16 | 1977-12-17 | Sharp Corp | Digital electronic watch |
| JPS5349470A (en) * | 1976-10-18 | 1978-05-04 | Citizen Watch Co Ltd | Integrated circuit for use in electronic timepiece |
| JPS60200334A (ja) * | 1984-03-23 | 1985-10-09 | Toshiba Corp | 電子計算機システムの表示装置 |
| JPS61190626A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | プロセス表示装置 |
-
1988
- 1988-03-09 JP JP1988031390U patent/JPH0547657Y2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130365A (en) * | 1976-04-26 | 1977-11-01 | Casio Comput Co Ltd | Display unit for electronic watch |
| JPS5349470A (en) * | 1976-10-18 | 1978-05-04 | Citizen Watch Co Ltd | Integrated circuit for use in electronic timepiece |
| JPS52152266A (en) * | 1977-06-16 | 1977-12-17 | Sharp Corp | Digital electronic watch |
| JPS60200334A (ja) * | 1984-03-23 | 1985-10-09 | Toshiba Corp | 電子計算機システムの表示装置 |
| JPS61190626A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | プロセス表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01137255U (ja) | 1989-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4870570A (en) | Control system for multi-processor | |
| JPH0547657Y2 (ja) | ||
| JPH0353363A (ja) | バスアーキテクチャ変換回路 | |
| US5841995A (en) | Data bus controller having a level setting circuit | |
| JP2716087B2 (ja) | 出力装置 | |
| US5786885A (en) | Image processing system | |
| US4630194A (en) | Apparatus for expediting sub-unit and memory communications in a microprocessor implemented data processing system having a multibyte system bus that utilizes a bus command byte | |
| JPH0352028A (ja) | 端末機の表示制御装置 | |
| JPS602715B2 (ja) | 漢字プリンタにおける漢字用ビットパタ−ン管理方式 | |
| JPH11167548A (ja) | データ伝送システム | |
| JP3167062B2 (ja) | 画像記録装置 | |
| JPH0937000A (ja) | プリンタ | |
| JPH06208539A (ja) | 高速データ転送方式 | |
| JP3017355B2 (ja) | 印刷装置 | |
| JP3159855B2 (ja) | 印刷装置における画像メモリのアクセス回路及び印刷装置 | |
| JPH06149735A (ja) | データ受信制御装置 | |
| JP2001018463A (ja) | Ｄｍａ制御装置およびｄｍａ制御方法 | |
| JPS62158082A (ja) | プリンタ装置 | |
| JPH0516452A (ja) | プリンタ | |
| JPH10334371A (ja) | 火災警報装置 | |
| JPS59182665A (ja) | 逐次プリント方式 | |
| JPH04155454A (ja) | 情報処理装置 | |
| JPH02220861A (ja) | ページプリンタ | |
| JPH05274188A (ja) | 情報処理装置 | |
| JPH0969070A (ja) | 情報処理装置の制御回路 |