JP2575620B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、データメモリに格納されたデータを一定の
手順に従って読み出して処理するデータ処理装置に関す
る。

「従来の技術」 一般に、マイクロプロセッサを使用したシステムにお
いて、一定量のデータをもとに演算処理を行う場合、デ
ータをいったん高速アクセスの可能なメモリに蓄積した
後、そのデータを読み出して演算を進めることが行われ
る。これを例えばイメージプロセッサの例を用いて説明
する。

コード化された図形情報等を解読して、その文字や図
形を表示するためのドットパターンを作成するために、
イメージプロセッサが使用されている。このイメージプ
ロセッサは、一定量の命令やデータをデータメモリに蓄
積し、順次これらを読み出して、その命令の内容に従っ
てこのデータを処理して、ドットパターンを作成し、デ
ータメモリに再格納したり、また外部へ出力するよう動
作する。

第４図にその具体的な回路例を示した。

ホストコンピュータ10はあらかじめ、データメモリ11
に処理されるべきデータを転送し格納しておく。次に、
ホストコンピュータ10から、このデータ処理装置に対
し、処理開始のためのコマンドがコマンドレジスタ12に
入力される。このコマンドが演算ユニット13に入力する
と、マイクロプログラムの実行を制御するシーケンサ14
が作動しそのコマンドの解読を行う。そして、マイクロ
プログラムメモリ16から一定のマイクロプログラムが読
み出され、インストラクションレジスタ17と命令デコー
ダ18を通じて演算ユニット13の処理の制御が行われる。

演算ユニット13はまずデータメモリ11の中からコント
ロールブロック11₁を読み出す。このコントロールブロ
ック11₁は、第５図に示すように、処理すべきデータの
先頭アドレス信号11₁₁とそのデータ数11₁₂等を内容とす
るデータである。この処理すべきデータの先頭アドレス
信号11₁はメモリ読み出しデータレジスタ21（第４図）
に格納され、これは演算ユニット13とアドレスレジスタ
22を経由してデータメモリ11のアドレス端子に送り出さ
れる。こうして次のデータがデータメモリ11から読み出
され次々とデータの処理が進められる。この各データ
は、第６図に示すようにコントロールブロック11₁（第
５図）にあるデータ数11₁₂に対応した例えばｎ個のデー
タD1〜Dnから構成されており、第７図に示すように、コ
ントロールブロック11₁と共にデータメモリ11の所定の
領域に、コントロールブロック11₁の数と対応する数の
ブロックに分かれて格納されている。そしてこの各デー
タブロックはその先頭アドレスからシーケンシャルにｎ
個連続して格納されている。従って、第４図の演算ユニ
ット13は、直前に読み出したデータのアドレス信号を内
部レジスタ23に格納し、次に読み出すべきデータのアド
レス信号を出力するときにはこれに“1"を加算してアド
レスレジスタ22に送る。なお、この第４図において、破
線で示したライン以外はすべて16ビットのパラレルなデ
ィジタル信号を伝送するラインとする。

このようにして、演算ユニット13で処理されたデータ
は、書き込みデータレジスタ24に格納されて再びデータ
メモリ11に書き込まれたり、また、出力レジスタ25に格
納されて外部システムに向けて出力される。

「発明が解決しようとする問題点」 ここで、この装置は、データメモリ11（第４図）から
処理に必要なデータブロックを読み出す場合、先頭アド
レス信号以外はすべて演算ユニット13によってアドレス
信号を作成してデータメモリ11に送る構成となってい
る。従って、演算ユニット13の処理可能なビット数が16
ビットであれば、データメモリ11のアドレスを16ビット
以上に設定することができない。

しかしながら、このイメージプロセッサで、複雑な図
形処理が行われるような場合、処理すべきデータ量が大
量になることがある。このデータメモリの容量によっ
て、１回に処理可能なデータ量が制限されるとすれば、
ホストコンピュータは、これ以上のデータの処理を必要
とする場合、データを適当に分割してこのデータ処理装
置に転送する等の作業を必要とする。このような処理が
増えることは、ホストコンピュータの負担を増大させ、
システム全体の効率を低下させることになる。

そこで、この演算ユニットの処理可能なビット数を増
やすことも考えられるが、これにはこのデータ処理装置
全体の大幅な改造を必要とし、コストアップを避けるこ
とができない。

本発明は以上の点に着目してなされたもので、従来の
データ処理装置の、大幅な改造をすることなくそのデー
タメモリの容量アップを図ることができるデータ処理装
置を提供することを目的とするものである。

「問題点を解決するための手段」 本発明のデータ処理装置は、（イ）第１のビット数の
データを一度に処理できる演算回路と、（ロ）Ｎ個のバ
ンクで構成されこの整数Ｎを表現することのできる第２
のビット数に第１のビット数を加えた第３のビット数の
アドレス信号を用い処理されるデータをそれぞれのバン
クの先頭アドレスから順に格納すると共に予め定めた所
定のバンクに各バンクのデータの格納位置の先頭アドレ
スおよびそれぞれのバンクに格納されたデータの数に関
する情報を書き込んだデータメモリと、（ハ）演算回路
と接続され第１のビット数の信号を送るための信号経路
と、（ニ）データメモリから最初に読み出されるべきデ
ータのアドレス信号のうち上位側から第１のビット数の
アドレス信号をこの信号経路に出力するアドレス信号出
力手段と、（ホ）このアドレス信号出力手段によってア
ドレス信号が出力されたとき第２のビット数のアドレス
信号を信号経路の上位側から入力しこれをデータメモリ
のバンクの切り替えが行われるまでの間保持する上位ビ
ットレジスタと、（ヘ）アドレス信号出力手段によって
アドレス信号が出力されたときこの上位ビットレジスタ
に保持されない残りのアドレス信号を信号経路から入力
しこれを格納する下位レジスタと、（ト）第２のビット
数であってその内容が各バンクのデータの格納位置の先
頭アドレスの下位側から第２のビット数の分と同一の値
をとるように固定された定数レジスタと、（チ）アドレ
ス信号出力手段によってアドレス信号が信号経路に出力
されたときこの定数レジスタを下位側とし下位レジスタ
を上位側としてこれらから出力される信号が演算回路に
入力されるようにする一方、これ以外のとき信号経路か
ら信号が演算回路に入力されるように信号の入力経路を
切り換える入力経路切換手段とを有しており、演算回路
は次に読み出されるべきデータのアドレス信号のうち演
算回路で処理できるビット数の下位側のアドレス信号を
作成し、データメモリには演算回路が作成する下位側の
アドレス信号と上位ビットレジスタに保持された上位側
のアドレス信号が入力されることを特徴としている。

「作用」 このようにすれば、演算回路で処理できるビット数よ
りも多いビット数のアドレス信号をデータメモリに供給
することができる。その増加分は、上位ビットレジスタ
の格納できるデータのビット数で定まる。例えば上位ビ
ットレジスタが２ビットのものなら４倍となる。最初に
読み出すべきデータの上位ビットとその後に続けて読み
出す一連のデータ（１つのデータブロック分のデータ）
の上位ビットとが等しい限り、これらのデータは自動的
に読み出される。

こうして、演算回路をそのままにして、データメモリ
を大容量のものにすることができる。

このデータメモリのアドレス信号のビット数が、演算
回路が処理して出力することのできる信号のビット数よ
りも多いので、演算回路でアドレス信号の下位ビットを
作成し、レジスタの上位ビットレジスタからアドレス信
号の上位ビットを供給するようにする。

このアドレス信号の上位ビットは、データメモリに格
納された１つのデータブロックのうちの先頭のデータを
読み出すときに用いたアドレス信号の上位ビットを、上
位ビットレジスタに格納しておいたものである。この先
頭のデータのアドレス信号は演算回路で処理できるビッ
ト数よりも多いが、不足する分を、上位ビットレジスタ
と同じビット数の定数レジスタによって生成する。そし
て下位レジスタと定数レジスタから得られるアドレス信
号を演算回路に入力する。このようにすると、外部から
演算回路の処理できるビット数と同じビット数のデータ
を供給すればよいことになる。このようにして、データ
メモリ以外の回路の構成をできるだけそのままにして、
データメモリの容量を増大させることができる。さら
に、先頭アドレス信号を演算回路に入力する場合と、他
のデータ信号を入力する場合とで、演算回路への信号の
入力経路を切り換えている。これにより、演算回路はア
ドレス演算以外に、他のデータの処理をすることができ
る。また、上位ビットレジスタと定数レジスタのビット
数が等しいので、演算回路に１回でアドレス信号をロー
ドすることができる。

「実施例」 ＜ブロック図の説明＞ 第１図は本発明のデータ処理装置の実施例を示すブロ
ック図である。

このデータ処理装置は、データメモリ31とレジスタ32
と演算回路33とから構成されている。演算回路33は第４
図を用いて説明したものとほぼ同一の構成であって、同
一部分には同一符号を付し、重複する説明は省略する。
またこの演算回路33の制御端子32にはマイクロプログラ
ムを処理する回路が第４図のものと同様に接続される
が、その図示も省略した。

ここで、データメモリ31は、第４図に示した従来のデ
ータメモリ11の４倍の記憶容量を有するものを使用し
た。そして、その内部を便宜上４等分して、バンク“0
0"から“11"までに区分した。図の各実線で示したライ
ンはいずれも、第４図のものと同様、16ビットのデータ
をパラレル伝送できるラインである。そして、16ビット
のアドレス信号でアドレスできる量のデータを格納した
領域をバンクと表現して、データメモリ31を４つに区分
した。このデータメモリ31のデータの読み出しの際に
は、この実施例では、２ビット構成の上位アドレス41と
16ビット構成の下位アドレス42とが別々のラインから入
力する。すなわち、上位ビット41で４つのバンクのいず
れかが指定され、下位ビット42で先に指定されたバンク
の中の特定のデータの読み出しが行われる。なお、図中
上位アドレス41の信号伝送ラインは複線（＝）で示し、
他の16ビットのパラレル伝送ラインと区別して表わし
た。

また、レジスタ32は、データメモリ31に格納された一
つのデータブロックの最初に読み出すべきデータのアド
レス信号を格納しかつ続けて読み出すべきデータのアド
レスの上位ビットを格納しておくために使用されるもの
で、そのアドレス信号を、上位ビットと下位ビットとに
ふり分けて格納する上位ビットレジスタ32₁と下位ビッ
トレジスタ32₂とを有している。下位ビットレジスタ32₂
は、ふり分けられた下位ビットを格納する図示しない下
位レジスタと、固定された値の定数レジスタから構成さ
れている。また、上位ビットは上位ビットレジスタ32₁
に接続されたバンクセレクタ32₃に転送されて格納さ
れ、一定の間保持される。

演算回路33において、第４図と相違するところは、レ
ジスタ32の下位ビットレジスタ32₂からそこに格納され
たアドレス信号の下位ビットを受け入れるラインが設け
られている点と、演算ユニット13が下位アドレスレジス
タ35を通じてデータメモリ31に下位アドレス42を供給す
る点である。この実施例に使用されるデータメモリ31の
構成を第２図を用いて更に詳細に説明する。

このデータメモリ31は４つのバンク“00"〜“11"から
成り、バンク“00"にはコントロールブロック31_1A〜31
_1C（図中Ａ、Ｂ、Ｃ……と表示）が格納され、更にデー
タブロック31_2A（図中Ａと表示）が格納されている。ま
た、バンク“01"にはデータブロック31_2B（図中Ｂと表
示）が格納され、バンク“10"にはデータブロック31_2C
（図中Ｃと表示）が格納されている。その他のデータブ
ロックはそれぞれ適当なバンクに格納される。一連のデ
ータ処理動作は、例えばコントロールブロック31_1Bが読
み出され、データブロック31_2Bの先頭アドレスから順に
このデータブロックのデータがすべて読み出されて処理
されたとき終了する。そして、この一連の処理が行われ
る間に常にこのバンク“01"の中のデータの読み出しが
行われるわけで、バンクセレクタ32₃はこの間上位ビッ
ト“01"を保持し続ける。そして、下位ビット42が演算
回路33から供給され、これだけが順にカウントを進めて
いき、データブロック31_2Bのデータの読み出しが行われ
る。データ書き込みの際には、演算回路33から16ビット
の書き込みデータ45がデータメモリ31に向けて出力さ
れ、同時に下位ビット42が指定されてそのアドレスに書
き込みが行われる。

＜回路動作の説明＞ 第３図は本発明のデータ処理装置のレジスタ32を中心
とした主要部のブロック図である。この図を用いて、本
発明のデータ処理装置の動作の説明を行う。

まず、あらかじめデータメモリ31からコントロールブ
ロックが読み出され、処理すべきデータの先頭アドレス
の一部39がレジスタに送り込まれる。その内容は、例え
ば、上位ビットが２ビットで“01"、下位側のビットが1
4ビットで“10000000000001"というものである。データ
メモリ31のデータの読み出しに必要なアドレスは18ビッ
トであるから、このデータは２ビット不足している。そ
の２ビット分は次のようにしてレジスタ32で付加され
る。

まず、上位ビットはレジスタの上位ビットレジスタ32
₁に格納される。また下位側のビットは、下位ビットレ
ジスタ32₂の下位レジスタに格納される。図３では下位
ビットレジスタ32₂の定数レジスタ32₂₁以外の部分が下
位レジスタに相当する。そして、定数レジスタ32₂₁に
は、あらかじめ、２ビットの固定データ“00"が格納さ
れている。一方、上位ビット“01"は、先に説明したよ
うに、バンクセレクタ32₃に転送され、一定の間ラッチ
される。

また、下位ビットレジスタ32₂の下位レジスタに転送
され格納された14ビット構成の信号は、定数レジスタ32
₂₁内の２ビットのデータと合わせて16ビットとされて演
算ユニット13に転送される。

演算ユニット13はまず、データメモリ31から最初のデ
ータを読み出すためにこの16ビット構成の下位ビットを
そのままデータメモリ31の下位アドレス端子に送る。デ
ータメモリ31にはそのアドレス端子に、バンクセレクタ
32₃の２ビットと演算ユニット13からの16ビットの合計1
8ビットのアドレス信号が入力され、先頭アドレス信号
のデータが読み出し可能とされる。

この動作と同時に演算ユニット13は、内部レジスタ23
にこのアドレス信号の下位ビットを格納する。そして、
次のデータの読み出しの際には、この内部レジスタ23に
格納された信号に“1"を加算して新しいアドレス信号の
下位ビットを作成し、データメモリ31に向けて出力す
る。先に説明したように、１つのデータブロックに含ま
れるデータは、上位アドレスを一定にしたまま、この演
算ユニットから出力される16ビット分の下位ビットのカ
ウントを進めて読み出すことのできる範囲の量とされて
いるから、一連のデータの読み出しを支障なく進めるこ
とができる。

このようなデータ処理装置の使用にあたっては、デー
タメモリ31のデータの先頭アドレスの下位２ビットは常
に“00"でなければならないという制約を受ける。もち
ろん、“00"でなく“11"でもまた他の任意の定数でもよ
い。またそのデータ量は、演算ユニット13がパラレル処
理できる最大のビット数に制限される。更に、連続して
処理される１つのデータブロックに含まれるデータは、
バンクをまたがって格納されてはならない。アドレス信
号の上位ビットを固定しておけないからである。しか
し、データブロックの数が多くなることがあっても、１
つのデータブロックのデータ量がバンクの容量を越える
程大量になることはほとんどありえないので、このよう
な制限は実用上は全く問題を生じない。

ここで、このデータ処理装置の動作の開始直後のコン
トロールブロックの読み出し動作について説明する。

第１図において、ホストコンピュータ10からデータメ
モリ31に格納したデータの処理を開始するよう、コマン
ドがコマンドレジスタ12に転送される。このコマンドが
演算ユニット13に取り込まれマイクロプログラムによっ
て解読され、最初にデータメモリ31から読み出すべきコ
ントロールブロックの下位アドレス信号が、この演算ユ
ニット13で作られる。この下位アドレス信号は下位アド
レスレジスタ35を経由してデータメモリ31に送られる。
一方レジスタ32のバンクセレクタ32₃は、上記コマンド
を解読するマイクロプログラムの実行過程でリセットさ
れその内容が“00"とされている。従って、すべてのコ
ントロールブロックをバンク“00"に格納するようにし
ておけば、コントロールブロックの読み出しも下位アド
レス信号の選択のみによって行うことができる。

なお、データメモリ31からの出力信号の格納には、先
頭アドレスの読み出しの際にのみレジスタ32（第１図）
が使用され、他の処理については、メモリ読み出しレジ
スタ21が使用される。このような信号の経路を制御する
動作も、所定のマイクロプログラムの実行過程で、回路
各部に対して図示しない制御線から制御信号が発せら
れ、その経路の切り換えや選択が行われるようにされ
る。これにより、演算回路はアドレス演算と他のデータ
処理の両方を行うことができる。また、信号経路を切り
換えているので、データメモリから先頭アドレスを読み
出すと同時に、下位レジスタおよび定数レジスタによっ
て拡張されたアドレス信号を演算回路に入力することが
できる。このため、処理の高速化を図ることができる。

「変形例」 本発明のデータ処理装置は以上の実施例に限定されな
い。

例えば、アドレス信号の上位ビットを格納するために
使用した上位ビットレジスタとバンクセレクタとは、別
々でなく一体のものでもさしつかえない。また、上位ビ
ットのビット数は任意のビット数にすることができる。
このとき、下位ビットの定数レジスタのビット数も同様
に増加することになる。１回で処理すべきデータが、そ
の先頭アドレスから最終アドレスまで１つのバンク内に
収容できるものであれば、このバンクの数すなわちアド
レス信号の上位ビットをいくら増加させても、実質的に
全く問題なく演算の実行が可能である。そしてこのデー
タメモリ容量が増えれば増えるほど、ホストコンピュー
タの負担が軽減され、システムの効率を高めることがで
きる。

「発明の効果」 このように本発明によれば、データメモリをＮ個のバ
ンクで構成し整数Ｎを表現することのできる第２のビッ
ト数に演算回路で一度に処理できるビット数としての第
１のビット数を加えた第３のビット数のアドレス信号を
用いてデータのアクセスを行うことにしたので、データ
メモリおよび一部の回路を変更するのみで、主要な既存
の回路部品を使用してデータメモリを大容量化すること
ができる。

また、定数レジスタのビット数は、演算回路の一度に
処理できるビット数から下位レジスタのビット数を差し
引いた数と等しくなるように決められており、更に信号
経路は演算処理回路が一度に処理できるビット数と等し
いビット数の信号を送るように設定されているので、ア
ドレス信号を分割することなく一度に信号経路に送出し
てデータの処理を行うことができ、ビデオ信号の処理回
路等の大量のデータを処理する装置等の処理の高速化を
図ることができる。

更に本発明では、定数レジスタが第２のビット数であ
ってその内容が前記各バンクのデータの格納位置の先頭
アドレスの下位側から第２のビット数の分と同一の値を
とるように設定している。このため、データメモリをバ
ンク構成とした際の各バンクの区分けがアドレスの下位
の所定のビットがすべて“0"となる箇所以外でも自由に
行えるばかりでなく、各バンクの最初のアドレス等の最
初から所定の範囲のアドレスに他の系統のデータを格納
することも可能であるという効果もある。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の実施例を示すブロッ
ク図、第２図はそのデータメモリの構成図、第３図はそ
の動作の説明のためのレジスタ近傍のブロック図、第４
図は従来のデータ処理装置の一例を示すブロック図、第
５図はそのデータメモリ中のコントロールブロックの構
成図、第６図はそのデータメモリ中のデータブロックの
構成図、第７図はそのデータメモリの構成図である。 31……データメモリ、 32……レジスタ、 32₁……上位ビットレジスタ、 32₂……下位ビットレジスタ、 33……演算回路、 41……上位ビット、 42……下位ビット。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１のビット数のデータを一度に処理でき
   る演算回路と、 Ｎ個のバンクで構成されこの整数Ｎを表現することので
   きる第２のビット数に第１のビット数を加えた第３のビ
   ット数のアドレス信号を用い処理されるデータをそれぞ
   れのバンクの先頭アドレスから順に格納すると共に予め
   定めた所定のバンクに各バンクのデータの格納位置の先
   頭アドレスおよびそれぞれのバンクに格納されたデータ
   の数に関する情報を書き込んだデータメモリと、 前記演算回路と接続され第１のビット数の信号を送るた
   めの信号経路と、 前記データメモリから最初に読み出されるべきデータの
   アドレス信号のうち上位側から第１のビット数のアドレ
   ス信号をこの信号経路に出力するアドレス信号出力手段
   と、 このアドレス信号出力手段によってアドレス信号が出力
   されたとき第２のビット数のアドレス信号を前記信号経
   路の上位側から入力しこれを前記データメモリのバンク
   の切り替えが行われるまでの間保持する上位ビットレジ
   スタと、 前記アドレス信号出力手段によってアドレス信号が出力
   されたときこの上位ビットレジスタに保持されない残り
   のアドレス信号を前記信号経路から入力しこれを格納す
   る下位レジクタと、 第２のビット数であってその内容が前記各バンクのデー
   タの格納位置の先頭アドレスの下位側から第２のビット
   数の分と同一の値をとるように固定された定数レジスタ
   と、 前記アドレス信号出力手段によってアドレス信号が前記
   信号経路に出力されたときこの定数レジスタを下位側と
   し前記下位レジスタを上位側としてこれらから出力され
   る信号が前記演算回路に入力されるようにする一方、こ
   れ以外のとき前記信号経路から信号が演算回路に入力さ
   れるように信号の入力経路を切り換える入力経路切換手
   段とを有し、 前記演算回路は次に読み出されるべきデータのアドレス
   信号のうち演算回路で処理できるビット数の下位側のア
   ドレス信号を作成し、前記データメモリには演算回路が
   作成する下位側のアドレス信号と前記上位ビットレジス
   タに保持された上位側のアドレス信号が入力されること
   を特徴とするデータ処理装置。