JPH0553910A - キヤツシユ記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、キャッシュ記憶装置に関し、従来構
成に簡単な構成を付加することにより平均読み出し時間
を短縮することを目的とする。 【構成】付加されるサブキャッシュ部は、サブコード生
成回路３２で、アドレスキューの内容が同一のものに対
し同一のショートアドレスを生成し、これで例えば４ロ
ングワードのサブキャッシュ記憶部２８をアドレス指定
し、アドレスキューの内容に基づいてサブキャッシュヒ
ット／ミスを判定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュ記憶装置に
関する。

【０００２】

【従来の技術】図５は、従来のキャッシュ記憶装置構成
図である。

【０００３】このキャッシュ記憶装置１０は、セットア
ソシエイティブ方式を採用しており、並列動作する複数
のキャッシュ記憶部を備えている。キャッシュ記憶装置
１０は、ＣＰＵからデータアドレスレジスタ１２にロー
ドされるデータアドレスに対し、このアドレスのデータ
がキャッシュ記憶部１４Ａ又は１４Ｂに存在すればキャ
ッシュ記憶部１４Ａ又は１４Ｂから読み出し、存在しな
ければ主記憶装置（又は２次キャッシュ記憶装置、以下
同様）から読み出し、これをＣＰＵへ供給する。

【０００４】キャッシュ記憶部１４Ａ及び１４Ｂの内容
に、主記憶装置上の物理アドレス又は仮想アドレスを対
応させるために、キャッシュタグテーブル１６Ａ及び１
６Ｂが配置されている。キャッシュタグテーブル１６Ａ
及び１６Ｂにはそれぞれ、主記憶装置上の物理アドレス
又は仮想アドレスのセグメントインデックスが格納され
ている。

【０００５】データアドレスは、上位ビット側から、セ
グメントインデックスａ、ページインデックスｂ及びオ
フセットｃの３つのフィールドに分けられる。このペー
ジインデックスｂがアドレスデコーダ１８Ａ及び１８Ｂ
でデコードされて、キャッシュタグテーブル１６Ａ及び
１６Ｂからそれぞれ１つのキャッシュタグ（セグメント
インデックス）が読み出され、比較回路２０Ａ及び２０
Ｂに供給される。比較回路２０Ａ及び２０Ｂは、このキ
ャッシュタグと、データアドレスレジスタ１２からのセ
グメントインデックスａとを比較し、両者が一致すれば
一致信号をマルチプレクサ２４に供給する。

【０００６】一方、キャッシュ記憶部１４Ａ及び１４Ｂ
からはそれぞれ、アドレスデコーダ１８Ａ及び１８Ｂで
キャッシュタグテーブル１６Ａ及び１６Ｂと同時に指定
されたアドレスの内容が読み出され、マルチプレクサ２
４に供給される。キャッシュ記憶部１４Ａ及び１４Ｂの
１ロングワードのビット長は、オフセットｃのビット数
で定まる。

【０００７】マルチプレクサ２４は、比較回路２０Ａか
ら一致信号を受けるとキャッシュ記憶部１４Ａから読み
出された内容を選択してデータバッファレジスタ２６に
保持させ、比較回路２０Ｂから一致信号を受けるとキャ
ッシュ記憶部１４Ｂから読み出された内容を選択してデ
ータバッファレジスタ２６に保持させる。このとき、マ
ルチプレクサ２４から外部記憶装置に対し出力されるキ
ャッシュヒット／キャッシュミス信号Ｈ／Ｍは‘１’と
なる。

【０００８】比較回路２０Ａ及び２０Ｂが何れも不一致
と判定すると、主記憶装置に対しキャッシュヒット／キ
ャッシュミス信号Ｈ／Ｍを‘０’にして出力し、主記憶
装置から読み出された内容を選択してデータバッファレ
ジスタ２６に保持させる。これと同時に、不図示の回路
によりキャッシュ記憶部１４Ａ又は１４Ｂにこの内容が
保持され、キャッシュタグテーブル１６Ａ又は１６Ｂの
ページインデックスｂで指定されるアドレスにセグメン
トインデックスａが保持される。

【０００９】このようなキャッシュ記憶装置１０は、ク
ロックφに同期して、図４に示す如く処理を進める。す
なわち、期間Ｔ１においてアドレスデコーダ１８Ａ及び
１８Ｂによりデータアドレスレジスタ１２のページイン
デックスｂをデコードし、期間Ｔ２においてキャッシュ
タグテーブル１６Ａ及び１６Ｂからキャッシュタグを読
み出し、期間Ｔ３及びＴ４において比較回路２０Ａ及び
２０Ｂで比較を行いかつキャッシュ記憶部１４Ａ及び１
４Ｂから指定アドレスのデータを読み出し、期間Ｔ５に
おいてキャッシュ記憶部１４Ａ又はキャッシュ記憶部１
４Ｂから読み出したデータをマルチプレクサ２４により
データバッファレジスタ２６に保持させる。

【００１０】

【発明が解決しようとする課題】上述の如く、キャッシ
ュ記憶装置は、キャッシュヒット時においても一連の各
種処理を行わなければならず、読み出し時間が長くなる
原因となっていた。この問題は、セットアソシエイティ
ブ方式以外の方式のキャッシュ記憶装置についても同様
に生ずる。

【００１１】本発明の目的は、このような問題点に鑑
み、従来構成に簡単な構成を付加することにより読み出
し平均時間を短縮することができるキャッシュ記憶装置
を提供することにある。

【００１２】

【課題を解決するための手段及びその作用】本発明に係
るキャッシュ記憶装置を、実施例図中の対応する構成要
素の符号を引用して説明する。

【００１３】このキャッシュ記憶装置は、例えば図１及
び図２に示す如く、メインキャッシュ部と、サブキャッ
シュ部と、選択回路、例えばマルチプレクサ３０とを備
えている。

【００１４】メインキャッシュ部は従来と同一構成であ
り、アドレスの第１フィールドｂをデコードしてキャッ
シュタグテーブル１６Ａ、１６Ｂ中の１つのキャッシュ
タグを読み出し、該キャッシュタグと該アドレスの第２
フィールドａとを比較し、該キャッシュタグと該第２フ
ィールとが一致した場合に、該キャッシュタグでアドレ
ス指定されるメインキャッシュ記憶部１４Ａ、１４Ｂの
内容を読み出す。

【００１５】サブキャッシュ部は、アドレスキュー３６
と、アドレスキュー３６の内容が同一のものに対し同一
の短ビット長ショートアドレスを生成するショートアド
レス生成回路３８、４２と、該ショートアドレスにより
アドレス指定されるサブキャッシュ記憶部２８と、アド
レスキュー３６の内容に基づいて該ショートアドレスに
対応するデータがサブキャッシュ記憶部２８に格納され
ているか否かを判定し、肯定判定した場合にはサブキャ
ッシュ記憶部２８を読み出し状態にし、否定判定した場
合にはサブキャッシュ記憶部２８を書き込み状態にする
サブキャッシュヒット／ミス判定回路３８、４０とを有
する。

【００１６】選択回路３０は、該肯定判定された場合に
は、サブキャッシュ記憶部２８から読み出された内容を
該ＣＰＵへ供給し、該否定判定された場合には、メイン
キャッシュ記憶部１４Ａ、１４Ｂから読み出された内容
を該ＣＰＵ及びサブキャッシュ記憶部２８へ供給する。

【００１７】このサブキャッシュ部は、メインキャッシ
ュ部よりも記憶容量が充分小さく、メインキャッシュ部
よりも簡単な構成となっている。また、サブキャッシュ
部では、メインキャッシュ部でメインキャッシュ記憶部
１４Ａ、１４Ｂからデータを読み出す前に行う、上記キ
ャッシュタグの読み出し及び比較の動作を必要としない
ので、読み出し時間がメインキャッシュ部のそれよりも
短縮される。したがって、キャッシュ記憶装置の平均的
な読み出し時間は従来よりも短縮され、特に、同じデー
タを時間的に接近して複数回読み出す場合が比較的多い
数値演算処理装置や画像処理装置に本発明を適用した場
合には、その効果が著しくなる。

【００１８】本発明の第１態様では、上記メインキャッ
シュ部を複数組備え、各組のメインキャッシュ部が並列
動作する。

【００１９】この構成の場合、メインキャッシュ部がキ
ャッシュヒットしたときにはどの組のメインキャッシュ
部を選択するかの時間が必要となり、一方、サブキャッ
シュ部がキャッシュヒットしたときには読み出し時間は
メインキャッシュ部が１組のときと同一になるので、上
記読み出し平均時間短縮の割合がさらに高くなる。

【００２０】

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。

【００２１】このキャッシュ記憶装置１０Ａは、図５に
示す構成に、キャッシュ記憶部（以下、メインキャッシ
ュ記憶部と称す。）１４Ａ及び１４Ｂよりも簡単なシー
ケンスでデータを読み出すサブキャッシュ記憶部２８
と、サブキャッシュ記憶部２８からデータを読み出して
データバッファレジスタ２６に保持させる構成とを付加
したものとなっており、ＭＰＵ、ＤＳＰ又は画像プロセ
ッサ等に内蔵されている。

【００２２】サブキャッシュ記憶部２８の各ロングワー
ドのビット長は、メインキャッシュ記憶部１４Ａ及び１
４Ｂの各ロングワードのビット長に等しいが、メインキ
ャッシュ記憶部１４Ａ及び１４Ｂのロングワード数が例
えば１０２４であるのに対し、サブキャッシュ記憶部２
８のロングワード数は比較的少なく、例えば４である。

【００２３】マルチプレクサ３０は、サブキャッシュ記
憶部２８がキャッシュヒットした場合、すなわち、供給
されるサブキャッシュヒット／キャッシュミス信号ｈ／
ｍが‘１’の場合には、サブキャッシュ記憶部２８を選
択してサブキャッシュ記憶部２８から読み出された内容
をデータバッファレジスタ２６に保持させ、その他の場
合、すなわち、供給されるサブキャッシュヒット／キャ
ッシュミス信号ｈ／ｍが‘０’の場合には、マルチプレ
クサ２４で選択された内容をデータバッファレジスタ２
６に保持させる。このサブキャッシュヒット／キャッシ
ュミス信号ｈ／ｍは、リード／ライト信号Ｒ／Ｗとして
サブキャッシュ記憶部２８にも供給される。

【００２４】また、サブコード生成回路３２は、このサ
ブキャッシュヒット／キャッシュミス信号ｈ／ｍ及び２
ビットのショートアドレスを生成する。ショートアドレ
スはアドレスデコーダ３４でデコードされ、これにより
サブキャッシュ記憶部２８がアドレス指定される。サブ
キャッシュヒット／キャッシュミス信号ｈ／ｍは、マル
チプレクサ２４からのメインキャッシュヒット／キャッ
シュミス信号Ｈ／Ｍと共にノアゲート３５に供給され、
ノアゲート３５の出力は主記憶装置に供給される。

【００２５】サブコード生成回路３２は、例えば図２に
示す如く、構成要素３６〜４４を備えている。

【００２６】データアドレスキュー３６は、ワード単位
でシフト（ワードシフト）されるレジスタ３６１〜３６
４からなり、各ワードにはデータアドレスＡが格納され
る。データアドレスキュー３６には、不図示のスコアボ
ード（キュー）に順に保持されている命令語のうち、デ
ータアドレスを持ったもののみが取り出されてレジスタ
３６１に保持され、この保持直前にデータアドレスキュ
ー３６が図示矢印方向にワードシフトされる。レジスタ
３６４の内容は、図１のデータアドレスレジスタ１２に
転送され、保持される。

【００２７】データアドレスキュー３６の内容は比較回
路３８に供給される。比較回路３８は、レジスタ３６１
に格納されたデータアドレスとレジスタ３６２〜３６４
の各々に格納されたデータアドレスとを比較し、一致／
不一致をサブキャッシュヒット／ミス判定回路４０及び
ショートアドレス生成回路４２に供給する。

【００２８】サブキャッシュヒット／ミス判定回路４０
は、前記いずれかが一致している場合にはサブキャッシ
ュヒットと判定して‘１’を出力し、そうでない場合に
はサブキャッシュミスと判定して‘０’を出力する。

【００２９】サブコードキュー４４は、それぞれ３ビッ
ト１ワードの４つのレジスタ４４１〜４４４からなり、
データアドレスキュー３６のワードシフト後にワードシ
フトされ、このワードシフト直後に、レジスタ４４１の
最上位ビットにサブキャッシュヒット／ミス判定回路４
０の出力が保持される。また、ショートアドレス生成回
路４２は、レジスタ４４１〜４４４の各下位２ビットの
内容と比較回路３８の比較結果に基づいて後述の如く、
２ビットのショートアドレスを生成する。このショート
アドレスは、サブキャッシュヒット／キャッシュミス判
定回路４０の出力と同時にレジスタ４４１の下位２ビッ
トに保持される。レジスタ４４４の下位２ビットはアド
レスデコーダ３４に供給され、レジスタ４４４の上位１
ビットはサブキャッシュヒット／ミス信号ｈ／ｍとして
マルチプレクサ３０に供給される。サブキャッシュヒッ
ト／ミス信号ｈ／ｍが‘０’の場合には、マルチプレク
サ２４からマルチプレクサ３０に供給されるデータがサ
ブキャッシュ記憶部２８にも供給されてこの時点のショ
ートアドレスに書き込まれる。

【００３０】次に、データアドレスキュー３６の内容変
化に対応するサブコードキュー４４の内容変化を図３に
基づいて具体的に説明する。簡単化のために、データア
ドレスＡは８ビットとする。データアドレスキュー３６
には（１）〜（７）がこの順にロードされ、ワードシフ
トされる。データアドレスキュー３６の内容が（１）〜
（４）の場合、サブコードキュー４４の内容は（Ａ）の
ようになっているとする。

【００３１】データアドレスキュー３６がワードシフト
されてその内容が（２）〜（５）のようになると、
（２）と（５）の内容が一致しているので、レジスタ４
４３の下位２ビット‘０１’がショートアドレス生成回
路４２で生成され、サブコードキュー４４がシフトされ
た後に‘１０１’がレジスタ４４１にロードされて、サ
ブコードキュー４４の内容は（Ｂ）のようになる。デー
タアドレスキュー３６がワードシフトされてその内容が
（３）〜（６）のようになると、（４）と（６）の内容
が一致しているので、レジスタ４４２の下位２ビット
‘１１’がショートアドレス生成回路４２で生成され、
サブコードキュー４４がシフトされた後に‘１１１’が
レジスタ４４１にロードされて、サブコードキュー４４
の内容は（Ｃ）のようになる。データアドレスキュー３
６がワードシフトされてその内容が（４）〜（７）のよ
うになると、（７）の内容は（４）〜（６）のいずれの
内容とも不一致であり、かつ、ショートアドレス‘０
０’が現在使用されていないので、‘００’がショート
アドレス生成回路４２で生成され、サブコードキュー４
４がシフトされた後に‘０００’がレジスタ４４１にロ
ードされる。

【００３２】次に、図４に基づいてキャッシュ記憶装置
１０Ａの動作を説明する。

【００３３】メインキャッシュ記憶部１４Ａ、１４Ｂ側
での処理とサブキャッシュ記憶部２８側での処理とは並
行して行われるが、サブコード生成回路３２から出力さ
れるサブキャッシュヒット／キャッシュミス信号ｈ／ｍ
が‘１’となった場合には、マルチプレクサ３０がサブ
キャッシュ記憶部２８を選択するので、メインキャッシ
ュ記憶部１４Ａ、１４Ｂ側での処理は無視される。この
場合、図４に示す期間Ｔ１において、サブコード生成回
路３２からのショートアドレスがアドレスデコーダ３４
でデコードされ、図４の期間Ｔ６において、アドレス指
定されたデータがサブキャッシュ記憶部２８から読み出
され、図４の期間Ｔ７において、このデータがデータバ
ッファレジスタ２６に供給され保持される。

【００３４】サブキャッシュヒット／キャッシュミスｈ
／ｍが‘０’の場合には、上記従来の技術の欄で説明し
たのと同様の処理が行われ、かつ、マルチプレクサ２４
からマルチプレクサ３０に供給されるデータが、データ
バッファレジスタ２６への書き込みと並行してサブキャ
ッシュ記憶部２８にも書き込まれる。

【００３５】したがって、キャッシュ記憶装置１０Ａの
平均的な読み出し速度は従来よりも高速になり、特に、
同じデータを時間的に接近して複数回読み出す場合が比
較的多い数値演算処理装置や画像処理装置に本発明を適
用した場合には、その効果が著しくなる。

【００３６】なお、本発明には外にも種々の変形例が含
まれる。例えば、上記実施例ではデータキャッシュを説
明したが、本発明は命令キャッシュにも適用できる。ま
た、キャッシュ方式はセットアソシエイティブ方式に限
定されず、本発明はダイレクトマップ方式等の他の方式
にも適用できる。さらに、本発明はプロセッサ内蔵型に
限定されない。

【００３７】

【発明の効果】以上説明した如く、本発明に係るキャッ
シュ記憶装置によれば、従来のメインキャッシュ部に簡
単な構成のサブキャッシュ部を付加することにより、読
み出し平均時間を短縮することができるという効果を奏
する。この効果は、時間的に接近して複数回読み出す場
合が比較的多い場合に特に著しくなる。

【００３８】本発明の上記第１態様によれば、メインキ
ャッシュ部がキャッシュヒットしたときにはどの組のメ
インキャッシュ部を選択するかの時間が必要となり、一
方、サブキャッシュ部がキャッシュヒットしたときには
読み出し時間はメインキャッシュ部が１組のときと同一
になるので、上記読み出し平均時間短縮の割合が高くな
る。

【図面の簡単な説明】

【図１】本発明の一実施例のキャッシュ記憶装置構成図
である。

【図２】サブコード生成回路図である。

【図３】サブコード生成方法説明図である。

【図４】キャッシュ記憶装置の動作説明図である。

【図５】従来のキャッシュ記憶装置構成図である。

【符号の説明】

１０、１０Ａ キャッシュ記憶装置 １２ データアドレスレジスタ １４Ａ、１４Ｂ キャッシュ記憶部 １６Ａ、１６Ｂ キャッシュタグテーブル ２８ サブキャッシュ記憶部 ３２ サブコード生成回路 ３６ データアドレスキュー ４４ サブコードキュー

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アドレスの第１フィールド（ｂ）をデコ
   ードしてキャッシュタグテーブル（１６Ａ、１６Ｂ）中
   の１つのキャッシュタグを読み出し、該キャッシュタグ
   と該アドレスの第２フィールド（ａ）とを比較し、該キ
   ャッシュタグと該第２フィールとが一致した場合に、該
   キャッシュタグでアドレス指定されるメインキャッシュ
   記憶部（１４Ａ、１４Ｂ）の内容を読み出すメインキャ
   ッシュ部を備えたキャッシュ記憶装置において、 アドレスキュー（３６）と、 該アドレスキューの内容が同一のものに対し同一の短ビ
   ット長ショートアドレスを生成するショートアドレス生
   成回路（３８、４２）と、 該ショートアドレスによりアドレス指定されるサブキャ
   ッシュ記憶部（２８）と、 該アドレスキューの内容に基づいて該ショートアドレス
   に対応するデータが該サブキャッシュ記憶部に格納され
   ているか否かを判定し、肯定判定した場合には該サブキ
   ャッシュ記憶部を読み出し状態にし、否定判定した場合
   には該サブキャッシュ記憶部を書き込み状態にするサブ
   キャッシュヒット／ミス判定回路（３８、４０）とを有
   するサブキャッシュ部と、 該肯定判定された場合には、該サブキャッシュ記憶部か
   ら読み出された内容を該ＣＰＵへ供給し、該否定判定さ
   れた場合には、該メインキャッシュ記憶部から読み出さ
   れた内容を該ＣＰＵ及び該サブキャッシュ記憶部へ供給
   する選択回路（３０）とを備えたことを特徴とするキャ
   ッシュ記憶装置。
2. 【請求項２】 前記メインキャッシュ部を複数組備え、
   各組のメインキャッシュ部が並列動作することを特徴と
   する請求項１記載のキャッシュ記憶装置。