JPH0553910A - キヤツシユ記憶装置 - Google Patents
キヤツシユ記憶装置Info
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- JPH0553910A JPH0553910A JP3218986A JP21898691A JPH0553910A JP H0553910 A JPH0553910 A JP H0553910A JP 3218986 A JP3218986 A JP 3218986A JP 21898691 A JP21898691 A JP 21898691A JP H0553910 A JPH0553910 A JP H0553910A
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Abstract
(57)【要約】
【目的】本発明は、キャッシュ記憶装置に関し、従来構
成に簡単な構成を付加することにより平均読み出し時間
を短縮することを目的とする。 【構成】付加されるサブキャッシュ部は、サブコード生
成回路32で、アドレスキューの内容が同一のものに対
し同一のショートアドレスを生成し、これで例えば4ロ
ングワードのサブキャッシュ記憶部28をアドレス指定
し、アドレスキューの内容に基づいてサブキャッシュヒ
ット/ミスを判定する。
成に簡単な構成を付加することにより平均読み出し時間
を短縮することを目的とする。 【構成】付加されるサブキャッシュ部は、サブコード生
成回路32で、アドレスキューの内容が同一のものに対
し同一のショートアドレスを生成し、これで例えば4ロ
ングワードのサブキャッシュ記憶部28をアドレス指定
し、アドレスキューの内容に基づいてサブキャッシュヒ
ット/ミスを判定する。
Description
【0001】
【産業上の利用分野】本発明は、キャッシュ記憶装置に
関する。
関する。
【0002】
【従来の技術】図5は、従来のキャッシュ記憶装置構成
図である。
図である。
【0003】このキャッシュ記憶装置10は、セットア
ソシエイティブ方式を採用しており、並列動作する複数
のキャッシュ記憶部を備えている。キャッシュ記憶装置
10は、CPUからデータアドレスレジスタ12にロー
ドされるデータアドレスに対し、このアドレスのデータ
がキャッシュ記憶部14A又は14Bに存在すればキャ
ッシュ記憶部14A又は14Bから読み出し、存在しな
ければ主記憶装置(又は2次キャッシュ記憶装置、以下
同様)から読み出し、これをCPUへ供給する。
ソシエイティブ方式を採用しており、並列動作する複数
のキャッシュ記憶部を備えている。キャッシュ記憶装置
10は、CPUからデータアドレスレジスタ12にロー
ドされるデータアドレスに対し、このアドレスのデータ
がキャッシュ記憶部14A又は14Bに存在すればキャ
ッシュ記憶部14A又は14Bから読み出し、存在しな
ければ主記憶装置(又は2次キャッシュ記憶装置、以下
同様)から読み出し、これをCPUへ供給する。
【0004】キャッシュ記憶部14A及び14Bの内容
に、主記憶装置上の物理アドレス又は仮想アドレスを対
応させるために、キャッシュタグテーブル16A及び1
6Bが配置されている。キャッシュタグテーブル16A
及び16Bにはそれぞれ、主記憶装置上の物理アドレス
又は仮想アドレスのセグメントインデックスが格納され
ている。
に、主記憶装置上の物理アドレス又は仮想アドレスを対
応させるために、キャッシュタグテーブル16A及び1
6Bが配置されている。キャッシュタグテーブル16A
及び16Bにはそれぞれ、主記憶装置上の物理アドレス
又は仮想アドレスのセグメントインデックスが格納され
ている。
【0005】データアドレスは、上位ビット側から、セ
グメントインデックスa、ページインデックスb及びオ
フセットcの3つのフィールドに分けられる。このペー
ジインデックスbがアドレスデコーダ18A及び18B
でデコードされて、キャッシュタグテーブル16A及び
16Bからそれぞれ1つのキャッシュタグ(セグメント
インデックス)が読み出され、比較回路20A及び20
Bに供給される。比較回路20A及び20Bは、このキ
ャッシュタグと、データアドレスレジスタ12からのセ
グメントインデックスaとを比較し、両者が一致すれば
一致信号をマルチプレクサ24に供給する。
グメントインデックスa、ページインデックスb及びオ
フセットcの3つのフィールドに分けられる。このペー
ジインデックスbがアドレスデコーダ18A及び18B
でデコードされて、キャッシュタグテーブル16A及び
16Bからそれぞれ1つのキャッシュタグ(セグメント
インデックス)が読み出され、比較回路20A及び20
Bに供給される。比較回路20A及び20Bは、このキ
ャッシュタグと、データアドレスレジスタ12からのセ
グメントインデックスaとを比較し、両者が一致すれば
一致信号をマルチプレクサ24に供給する。
【0006】一方、キャッシュ記憶部14A及び14B
からはそれぞれ、アドレスデコーダ18A及び18Bで
キャッシュタグテーブル16A及び16Bと同時に指定
されたアドレスの内容が読み出され、マルチプレクサ2
4に供給される。キャッシュ記憶部14A及び14Bの
1ロングワードのビット長は、オフセットcのビット数
で定まる。
からはそれぞれ、アドレスデコーダ18A及び18Bで
キャッシュタグテーブル16A及び16Bと同時に指定
されたアドレスの内容が読み出され、マルチプレクサ2
4に供給される。キャッシュ記憶部14A及び14Bの
1ロングワードのビット長は、オフセットcのビット数
で定まる。
【0007】マルチプレクサ24は、比較回路20Aか
ら一致信号を受けるとキャッシュ記憶部14Aから読み
出された内容を選択してデータバッファレジスタ26に
保持させ、比較回路20Bから一致信号を受けるとキャ
ッシュ記憶部14Bから読み出された内容を選択してデ
ータバッファレジスタ26に保持させる。このとき、マ
ルチプレクサ24から外部記憶装置に対し出力されるキ
ャッシュヒット/キャッシュミス信号H/Mは‘1’と
なる。
ら一致信号を受けるとキャッシュ記憶部14Aから読み
出された内容を選択してデータバッファレジスタ26に
保持させ、比較回路20Bから一致信号を受けるとキャ
ッシュ記憶部14Bから読み出された内容を選択してデ
ータバッファレジスタ26に保持させる。このとき、マ
ルチプレクサ24から外部記憶装置に対し出力されるキ
ャッシュヒット/キャッシュミス信号H/Mは‘1’と
なる。
【0008】比較回路20A及び20Bが何れも不一致
と判定すると、主記憶装置に対しキャッシュヒット/キ
ャッシュミス信号H/Mを‘0’にして出力し、主記憶
装置から読み出された内容を選択してデータバッファレ
ジスタ26に保持させる。これと同時に、不図示の回路
によりキャッシュ記憶部14A又は14Bにこの内容が
保持され、キャッシュタグテーブル16A又は16Bの
ページインデックスbで指定されるアドレスにセグメン
トインデックスaが保持される。
と判定すると、主記憶装置に対しキャッシュヒット/キ
ャッシュミス信号H/Mを‘0’にして出力し、主記憶
装置から読み出された内容を選択してデータバッファレ
ジスタ26に保持させる。これと同時に、不図示の回路
によりキャッシュ記憶部14A又は14Bにこの内容が
保持され、キャッシュタグテーブル16A又は16Bの
ページインデックスbで指定されるアドレスにセグメン
トインデックスaが保持される。
【0009】このようなキャッシュ記憶装置10は、ク
ロックφに同期して、図4に示す如く処理を進める。す
なわち、期間T1においてアドレスデコーダ18A及び
18Bによりデータアドレスレジスタ12のページイン
デックスbをデコードし、期間T2においてキャッシュ
タグテーブル16A及び16Bからキャッシュタグを読
み出し、期間T3及びT4において比較回路20A及び
20Bで比較を行いかつキャッシュ記憶部14A及び1
4Bから指定アドレスのデータを読み出し、期間T5に
おいてキャッシュ記憶部14A又はキャッシュ記憶部1
4Bから読み出したデータをマルチプレクサ24により
データバッファレジスタ26に保持させる。
ロックφに同期して、図4に示す如く処理を進める。す
なわち、期間T1においてアドレスデコーダ18A及び
18Bによりデータアドレスレジスタ12のページイン
デックスbをデコードし、期間T2においてキャッシュ
タグテーブル16A及び16Bからキャッシュタグを読
み出し、期間T3及びT4において比較回路20A及び
20Bで比較を行いかつキャッシュ記憶部14A及び1
4Bから指定アドレスのデータを読み出し、期間T5に
おいてキャッシュ記憶部14A又はキャッシュ記憶部1
4Bから読み出したデータをマルチプレクサ24により
データバッファレジスタ26に保持させる。
【0010】
【発明が解決しようとする課題】上述の如く、キャッシ
ュ記憶装置は、キャッシュヒット時においても一連の各
種処理を行わなければならず、読み出し時間が長くなる
原因となっていた。この問題は、セットアソシエイティ
ブ方式以外の方式のキャッシュ記憶装置についても同様
に生ずる。
ュ記憶装置は、キャッシュヒット時においても一連の各
種処理を行わなければならず、読み出し時間が長くなる
原因となっていた。この問題は、セットアソシエイティ
ブ方式以外の方式のキャッシュ記憶装置についても同様
に生ずる。
【0011】本発明の目的は、このような問題点に鑑
み、従来構成に簡単な構成を付加することにより読み出
し平均時間を短縮することができるキャッシュ記憶装置
を提供することにある。
み、従来構成に簡単な構成を付加することにより読み出
し平均時間を短縮することができるキャッシュ記憶装置
を提供することにある。
【0012】
【課題を解決するための手段及びその作用】本発明に係
るキャッシュ記憶装置を、実施例図中の対応する構成要
素の符号を引用して説明する。
るキャッシュ記憶装置を、実施例図中の対応する構成要
素の符号を引用して説明する。
【0013】このキャッシュ記憶装置は、例えば図1及
び図2に示す如く、メインキャッシュ部と、サブキャッ
シュ部と、選択回路、例えばマルチプレクサ30とを備
えている。
び図2に示す如く、メインキャッシュ部と、サブキャッ
シュ部と、選択回路、例えばマルチプレクサ30とを備
えている。
【0014】メインキャッシュ部は従来と同一構成であ
り、アドレスの第1フィールドbをデコードしてキャッ
シュタグテーブル16A、16B中の1つのキャッシュ
タグを読み出し、該キャッシュタグと該アドレスの第2
フィールドaとを比較し、該キャッシュタグと該第2フ
ィールとが一致した場合に、該キャッシュタグでアドレ
ス指定されるメインキャッシュ記憶部14A、14Bの
内容を読み出す。
り、アドレスの第1フィールドbをデコードしてキャッ
シュタグテーブル16A、16B中の1つのキャッシュ
タグを読み出し、該キャッシュタグと該アドレスの第2
フィールドaとを比較し、該キャッシュタグと該第2フ
ィールとが一致した場合に、該キャッシュタグでアドレ
ス指定されるメインキャッシュ記憶部14A、14Bの
内容を読み出す。
【0015】サブキャッシュ部は、アドレスキュー36
と、アドレスキュー36の内容が同一のものに対し同一
の短ビット長ショートアドレスを生成するショートアド
レス生成回路38、42と、該ショートアドレスにより
アドレス指定されるサブキャッシュ記憶部28と、アド
レスキュー36の内容に基づいて該ショートアドレスに
対応するデータがサブキャッシュ記憶部28に格納され
ているか否かを判定し、肯定判定した場合にはサブキャ
ッシュ記憶部28を読み出し状態にし、否定判定した場
合にはサブキャッシュ記憶部28を書き込み状態にする
サブキャッシュヒット/ミス判定回路38、40とを有
する。
と、アドレスキュー36の内容が同一のものに対し同一
の短ビット長ショートアドレスを生成するショートアド
レス生成回路38、42と、該ショートアドレスにより
アドレス指定されるサブキャッシュ記憶部28と、アド
レスキュー36の内容に基づいて該ショートアドレスに
対応するデータがサブキャッシュ記憶部28に格納され
ているか否かを判定し、肯定判定した場合にはサブキャ
ッシュ記憶部28を読み出し状態にし、否定判定した場
合にはサブキャッシュ記憶部28を書き込み状態にする
サブキャッシュヒット/ミス判定回路38、40とを有
する。
【0016】選択回路30は、該肯定判定された場合に
は、サブキャッシュ記憶部28から読み出された内容を
該CPUへ供給し、該否定判定された場合には、メイン
キャッシュ記憶部14A、14Bから読み出された内容
を該CPU及びサブキャッシュ記憶部28へ供給する。
は、サブキャッシュ記憶部28から読み出された内容を
該CPUへ供給し、該否定判定された場合には、メイン
キャッシュ記憶部14A、14Bから読み出された内容
を該CPU及びサブキャッシュ記憶部28へ供給する。
【0017】このサブキャッシュ部は、メインキャッシ
ュ部よりも記憶容量が充分小さく、メインキャッシュ部
よりも簡単な構成となっている。また、サブキャッシュ
部では、メインキャッシュ部でメインキャッシュ記憶部
14A、14Bからデータを読み出す前に行う、上記キ
ャッシュタグの読み出し及び比較の動作を必要としない
ので、読み出し時間がメインキャッシュ部のそれよりも
短縮される。したがって、キャッシュ記憶装置の平均的
な読み出し時間は従来よりも短縮され、特に、同じデー
タを時間的に接近して複数回読み出す場合が比較的多い
数値演算処理装置や画像処理装置に本発明を適用した場
合には、その効果が著しくなる。
ュ部よりも記憶容量が充分小さく、メインキャッシュ部
よりも簡単な構成となっている。また、サブキャッシュ
部では、メインキャッシュ部でメインキャッシュ記憶部
14A、14Bからデータを読み出す前に行う、上記キ
ャッシュタグの読み出し及び比較の動作を必要としない
ので、読み出し時間がメインキャッシュ部のそれよりも
短縮される。したがって、キャッシュ記憶装置の平均的
な読み出し時間は従来よりも短縮され、特に、同じデー
タを時間的に接近して複数回読み出す場合が比較的多い
数値演算処理装置や画像処理装置に本発明を適用した場
合には、その効果が著しくなる。
【0018】本発明の第1態様では、上記メインキャッ
シュ部を複数組備え、各組のメインキャッシュ部が並列
動作する。
シュ部を複数組備え、各組のメインキャッシュ部が並列
動作する。
【0019】この構成の場合、メインキャッシュ部がキ
ャッシュヒットしたときにはどの組のメインキャッシュ
部を選択するかの時間が必要となり、一方、サブキャッ
シュ部がキャッシュヒットしたときには読み出し時間は
メインキャッシュ部が1組のときと同一になるので、上
記読み出し平均時間短縮の割合がさらに高くなる。
ャッシュヒットしたときにはどの組のメインキャッシュ
部を選択するかの時間が必要となり、一方、サブキャッ
シュ部がキャッシュヒットしたときには読み出し時間は
メインキャッシュ部が1組のときと同一になるので、上
記読み出し平均時間短縮の割合がさらに高くなる。
【0020】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。
明する。
【0021】このキャッシュ記憶装置10Aは、図5に
示す構成に、キャッシュ記憶部(以下、メインキャッシ
ュ記憶部と称す。)14A及び14Bよりも簡単なシー
ケンスでデータを読み出すサブキャッシュ記憶部28
と、サブキャッシュ記憶部28からデータを読み出して
データバッファレジスタ26に保持させる構成とを付加
したものとなっており、MPU、DSP又は画像プロセ
ッサ等に内蔵されている。
示す構成に、キャッシュ記憶部(以下、メインキャッシ
ュ記憶部と称す。)14A及び14Bよりも簡単なシー
ケンスでデータを読み出すサブキャッシュ記憶部28
と、サブキャッシュ記憶部28からデータを読み出して
データバッファレジスタ26に保持させる構成とを付加
したものとなっており、MPU、DSP又は画像プロセ
ッサ等に内蔵されている。
【0022】サブキャッシュ記憶部28の各ロングワー
ドのビット長は、メインキャッシュ記憶部14A及び1
4Bの各ロングワードのビット長に等しいが、メインキ
ャッシュ記憶部14A及び14Bのロングワード数が例
えば1024であるのに対し、サブキャッシュ記憶部2
8のロングワード数は比較的少なく、例えば4である。
ドのビット長は、メインキャッシュ記憶部14A及び1
4Bの各ロングワードのビット長に等しいが、メインキ
ャッシュ記憶部14A及び14Bのロングワード数が例
えば1024であるのに対し、サブキャッシュ記憶部2
8のロングワード数は比較的少なく、例えば4である。
【0023】マルチプレクサ30は、サブキャッシュ記
憶部28がキャッシュヒットした場合、すなわち、供給
されるサブキャッシュヒット/キャッシュミス信号h/
mが‘1’の場合には、サブキャッシュ記憶部28を選
択してサブキャッシュ記憶部28から読み出された内容
をデータバッファレジスタ26に保持させ、その他の場
合、すなわち、供給されるサブキャッシュヒット/キャ
ッシュミス信号h/mが‘0’の場合には、マルチプレ
クサ24で選択された内容をデータバッファレジスタ2
6に保持させる。このサブキャッシュヒット/キャッシ
ュミス信号h/mは、リード/ライト信号R/Wとして
サブキャッシュ記憶部28にも供給される。
憶部28がキャッシュヒットした場合、すなわち、供給
されるサブキャッシュヒット/キャッシュミス信号h/
mが‘1’の場合には、サブキャッシュ記憶部28を選
択してサブキャッシュ記憶部28から読み出された内容
をデータバッファレジスタ26に保持させ、その他の場
合、すなわち、供給されるサブキャッシュヒット/キャ
ッシュミス信号h/mが‘0’の場合には、マルチプレ
クサ24で選択された内容をデータバッファレジスタ2
6に保持させる。このサブキャッシュヒット/キャッシ
ュミス信号h/mは、リード/ライト信号R/Wとして
サブキャッシュ記憶部28にも供給される。
【0024】また、サブコード生成回路32は、このサ
ブキャッシュヒット/キャッシュミス信号h/m及び2
ビットのショートアドレスを生成する。ショートアドレ
スはアドレスデコーダ34でデコードされ、これにより
サブキャッシュ記憶部28がアドレス指定される。サブ
キャッシュヒット/キャッシュミス信号h/mは、マル
チプレクサ24からのメインキャッシュヒット/キャッ
シュミス信号H/Mと共にノアゲート35に供給され、
ノアゲート35の出力は主記憶装置に供給される。
ブキャッシュヒット/キャッシュミス信号h/m及び2
ビットのショートアドレスを生成する。ショートアドレ
スはアドレスデコーダ34でデコードされ、これにより
サブキャッシュ記憶部28がアドレス指定される。サブ
キャッシュヒット/キャッシュミス信号h/mは、マル
チプレクサ24からのメインキャッシュヒット/キャッ
シュミス信号H/Mと共にノアゲート35に供給され、
ノアゲート35の出力は主記憶装置に供給される。
【0025】サブコード生成回路32は、例えば図2に
示す如く、構成要素36〜44を備えている。
示す如く、構成要素36〜44を備えている。
【0026】データアドレスキュー36は、ワード単位
でシフト(ワードシフト)されるレジスタ361〜36
4からなり、各ワードにはデータアドレスAが格納され
る。データアドレスキュー36には、不図示のスコアボ
ード(キュー)に順に保持されている命令語のうち、デ
ータアドレスを持ったもののみが取り出されてレジスタ
361に保持され、この保持直前にデータアドレスキュ
ー36が図示矢印方向にワードシフトされる。レジスタ
364の内容は、図1のデータアドレスレジスタ12に
転送され、保持される。
でシフト(ワードシフト)されるレジスタ361〜36
4からなり、各ワードにはデータアドレスAが格納され
る。データアドレスキュー36には、不図示のスコアボ
ード(キュー)に順に保持されている命令語のうち、デ
ータアドレスを持ったもののみが取り出されてレジスタ
361に保持され、この保持直前にデータアドレスキュ
ー36が図示矢印方向にワードシフトされる。レジスタ
364の内容は、図1のデータアドレスレジスタ12に
転送され、保持される。
【0027】データアドレスキュー36の内容は比較回
路38に供給される。比較回路38は、レジスタ361
に格納されたデータアドレスとレジスタ362〜364
の各々に格納されたデータアドレスとを比較し、一致/
不一致をサブキャッシュヒット/ミス判定回路40及び
ショートアドレス生成回路42に供給する。
路38に供給される。比較回路38は、レジスタ361
に格納されたデータアドレスとレジスタ362〜364
の各々に格納されたデータアドレスとを比較し、一致/
不一致をサブキャッシュヒット/ミス判定回路40及び
ショートアドレス生成回路42に供給する。
【0028】サブキャッシュヒット/ミス判定回路40
は、前記いずれかが一致している場合にはサブキャッシ
ュヒットと判定して‘1’を出力し、そうでない場合に
はサブキャッシュミスと判定して‘0’を出力する。
は、前記いずれかが一致している場合にはサブキャッシ
ュヒットと判定して‘1’を出力し、そうでない場合に
はサブキャッシュミスと判定して‘0’を出力する。
【0029】サブコードキュー44は、それぞれ3ビッ
ト1ワードの4つのレジスタ441〜444からなり、
データアドレスキュー36のワードシフト後にワードシ
フトされ、このワードシフト直後に、レジスタ441の
最上位ビットにサブキャッシュヒット/ミス判定回路4
0の出力が保持される。また、ショートアドレス生成回
路42は、レジスタ441〜444の各下位2ビットの
内容と比較回路38の比較結果に基づいて後述の如く、
2ビットのショートアドレスを生成する。このショート
アドレスは、サブキャッシュヒット/キャッシュミス判
定回路40の出力と同時にレジスタ441の下位2ビッ
トに保持される。レジスタ444の下位2ビットはアド
レスデコーダ34に供給され、レジスタ444の上位1
ビットはサブキャッシュヒット/ミス信号h/mとして
マルチプレクサ30に供給される。サブキャッシュヒッ
ト/ミス信号h/mが‘0’の場合には、マルチプレク
サ24からマルチプレクサ30に供給されるデータがサ
ブキャッシュ記憶部28にも供給されてこの時点のショ
ートアドレスに書き込まれる。
ト1ワードの4つのレジスタ441〜444からなり、
データアドレスキュー36のワードシフト後にワードシ
フトされ、このワードシフト直後に、レジスタ441の
最上位ビットにサブキャッシュヒット/ミス判定回路4
0の出力が保持される。また、ショートアドレス生成回
路42は、レジスタ441〜444の各下位2ビットの
内容と比較回路38の比較結果に基づいて後述の如く、
2ビットのショートアドレスを生成する。このショート
アドレスは、サブキャッシュヒット/キャッシュミス判
定回路40の出力と同時にレジスタ441の下位2ビッ
トに保持される。レジスタ444の下位2ビットはアド
レスデコーダ34に供給され、レジスタ444の上位1
ビットはサブキャッシュヒット/ミス信号h/mとして
マルチプレクサ30に供給される。サブキャッシュヒッ
ト/ミス信号h/mが‘0’の場合には、マルチプレク
サ24からマルチプレクサ30に供給されるデータがサ
ブキャッシュ記憶部28にも供給されてこの時点のショ
ートアドレスに書き込まれる。
【0030】次に、データアドレスキュー36の内容変
化に対応するサブコードキュー44の内容変化を図3に
基づいて具体的に説明する。簡単化のために、データア
ドレスAは8ビットとする。データアドレスキュー36
には(1)〜(7)がこの順にロードされ、ワードシフ
トされる。データアドレスキュー36の内容が(1)〜
(4)の場合、サブコードキュー44の内容は(A)の
ようになっているとする。
化に対応するサブコードキュー44の内容変化を図3に
基づいて具体的に説明する。簡単化のために、データア
ドレスAは8ビットとする。データアドレスキュー36
には(1)〜(7)がこの順にロードされ、ワードシフ
トされる。データアドレスキュー36の内容が(1)〜
(4)の場合、サブコードキュー44の内容は(A)の
ようになっているとする。
【0031】データアドレスキュー36がワードシフト
されてその内容が(2)〜(5)のようになると、
(2)と(5)の内容が一致しているので、レジスタ4
43の下位2ビット‘01’がショートアドレス生成回
路42で生成され、サブコードキュー44がシフトされ
た後に‘101’がレジスタ441にロードされて、サ
ブコードキュー44の内容は(B)のようになる。デー
タアドレスキュー36がワードシフトされてその内容が
(3)〜(6)のようになると、(4)と(6)の内容
が一致しているので、レジスタ442の下位2ビット
‘11’がショートアドレス生成回路42で生成され、
サブコードキュー44がシフトされた後に‘111’が
レジスタ441にロードされて、サブコードキュー44
の内容は(C)のようになる。データアドレスキュー3
6がワードシフトされてその内容が(4)〜(7)のよ
うになると、(7)の内容は(4)〜(6)のいずれの
内容とも不一致であり、かつ、ショートアドレス‘0
0’が現在使用されていないので、‘00’がショート
アドレス生成回路42で生成され、サブコードキュー4
4がシフトされた後に‘000’がレジスタ441にロ
ードされる。
されてその内容が(2)〜(5)のようになると、
(2)と(5)の内容が一致しているので、レジスタ4
43の下位2ビット‘01’がショートアドレス生成回
路42で生成され、サブコードキュー44がシフトされ
た後に‘101’がレジスタ441にロードされて、サ
ブコードキュー44の内容は(B)のようになる。デー
タアドレスキュー36がワードシフトされてその内容が
(3)〜(6)のようになると、(4)と(6)の内容
が一致しているので、レジスタ442の下位2ビット
‘11’がショートアドレス生成回路42で生成され、
サブコードキュー44がシフトされた後に‘111’が
レジスタ441にロードされて、サブコードキュー44
の内容は(C)のようになる。データアドレスキュー3
6がワードシフトされてその内容が(4)〜(7)のよ
うになると、(7)の内容は(4)〜(6)のいずれの
内容とも不一致であり、かつ、ショートアドレス‘0
0’が現在使用されていないので、‘00’がショート
アドレス生成回路42で生成され、サブコードキュー4
4がシフトされた後に‘000’がレジスタ441にロ
ードされる。
【0032】次に、図4に基づいてキャッシュ記憶装置
10Aの動作を説明する。
10Aの動作を説明する。
【0033】メインキャッシュ記憶部14A、14B側
での処理とサブキャッシュ記憶部28側での処理とは並
行して行われるが、サブコード生成回路32から出力さ
れるサブキャッシュヒット/キャッシュミス信号h/m
が‘1’となった場合には、マルチプレクサ30がサブ
キャッシュ記憶部28を選択するので、メインキャッシ
ュ記憶部14A、14B側での処理は無視される。この
場合、図4に示す期間T1において、サブコード生成回
路32からのショートアドレスがアドレスデコーダ34
でデコードされ、図4の期間T6において、アドレス指
定されたデータがサブキャッシュ記憶部28から読み出
され、図4の期間T7において、このデータがデータバ
ッファレジスタ26に供給され保持される。
での処理とサブキャッシュ記憶部28側での処理とは並
行して行われるが、サブコード生成回路32から出力さ
れるサブキャッシュヒット/キャッシュミス信号h/m
が‘1’となった場合には、マルチプレクサ30がサブ
キャッシュ記憶部28を選択するので、メインキャッシ
ュ記憶部14A、14B側での処理は無視される。この
場合、図4に示す期間T1において、サブコード生成回
路32からのショートアドレスがアドレスデコーダ34
でデコードされ、図4の期間T6において、アドレス指
定されたデータがサブキャッシュ記憶部28から読み出
され、図4の期間T7において、このデータがデータバ
ッファレジスタ26に供給され保持される。
【0034】サブキャッシュヒット/キャッシュミスh
/mが‘0’の場合には、上記従来の技術の欄で説明し
たのと同様の処理が行われ、かつ、マルチプレクサ24
からマルチプレクサ30に供給されるデータが、データ
バッファレジスタ26への書き込みと並行してサブキャ
ッシュ記憶部28にも書き込まれる。
/mが‘0’の場合には、上記従来の技術の欄で説明し
たのと同様の処理が行われ、かつ、マルチプレクサ24
からマルチプレクサ30に供給されるデータが、データ
バッファレジスタ26への書き込みと並行してサブキャ
ッシュ記憶部28にも書き込まれる。
【0035】したがって、キャッシュ記憶装置10Aの
平均的な読み出し速度は従来よりも高速になり、特に、
同じデータを時間的に接近して複数回読み出す場合が比
較的多い数値演算処理装置や画像処理装置に本発明を適
用した場合には、その効果が著しくなる。
平均的な読み出し速度は従来よりも高速になり、特に、
同じデータを時間的に接近して複数回読み出す場合が比
較的多い数値演算処理装置や画像処理装置に本発明を適
用した場合には、その効果が著しくなる。
【0036】なお、本発明には外にも種々の変形例が含
まれる。例えば、上記実施例ではデータキャッシュを説
明したが、本発明は命令キャッシュにも適用できる。ま
た、キャッシュ方式はセットアソシエイティブ方式に限
定されず、本発明はダイレクトマップ方式等の他の方式
にも適用できる。さらに、本発明はプロセッサ内蔵型に
限定されない。
まれる。例えば、上記実施例ではデータキャッシュを説
明したが、本発明は命令キャッシュにも適用できる。ま
た、キャッシュ方式はセットアソシエイティブ方式に限
定されず、本発明はダイレクトマップ方式等の他の方式
にも適用できる。さらに、本発明はプロセッサ内蔵型に
限定されない。
【0037】
【発明の効果】以上説明した如く、本発明に係るキャッ
シュ記憶装置によれば、従来のメインキャッシュ部に簡
単な構成のサブキャッシュ部を付加することにより、読
み出し平均時間を短縮することができるという効果を奏
する。この効果は、時間的に接近して複数回読み出す場
合が比較的多い場合に特に著しくなる。
シュ記憶装置によれば、従来のメインキャッシュ部に簡
単な構成のサブキャッシュ部を付加することにより、読
み出し平均時間を短縮することができるという効果を奏
する。この効果は、時間的に接近して複数回読み出す場
合が比較的多い場合に特に著しくなる。
【0038】本発明の上記第1態様によれば、メインキ
ャッシュ部がキャッシュヒットしたときにはどの組のメ
インキャッシュ部を選択するかの時間が必要となり、一
方、サブキャッシュ部がキャッシュヒットしたときには
読み出し時間はメインキャッシュ部が1組のときと同一
になるので、上記読み出し平均時間短縮の割合が高くな
る。
ャッシュ部がキャッシュヒットしたときにはどの組のメ
インキャッシュ部を選択するかの時間が必要となり、一
方、サブキャッシュ部がキャッシュヒットしたときには
読み出し時間はメインキャッシュ部が1組のときと同一
になるので、上記読み出し平均時間短縮の割合が高くな
る。
【図1】本発明の一実施例のキャッシュ記憶装置構成図
である。
である。
【図2】サブコード生成回路図である。
【図3】サブコード生成方法説明図である。
【図4】キャッシュ記憶装置の動作説明図である。
【図5】従来のキャッシュ記憶装置構成図である。
10、10A キャッシュ記憶装置 12 データアドレスレジスタ 14A、14B キャッシュ記憶部 16A、16B キャッシュタグテーブル 28 サブキャッシュ記憶部 32 サブコード生成回路 36 データアドレスキュー 44 サブコードキュー
Claims (2)
- 【請求項1】 アドレスの第1フィールド(b)をデコ
ードしてキャッシュタグテーブル(16A、16B)中
の1つのキャッシュタグを読み出し、該キャッシュタグ
と該アドレスの第2フィールド(a)とを比較し、該キ
ャッシュタグと該第2フィールとが一致した場合に、該
キャッシュタグでアドレス指定されるメインキャッシュ
記憶部(14A、14B)の内容を読み出すメインキャ
ッシュ部を備えたキャッシュ記憶装置において、 アドレスキュー(36)と、 該アドレスキューの内容が同一のものに対し同一の短ビ
ット長ショートアドレスを生成するショートアドレス生
成回路(38、42)と、 該ショートアドレスによりアドレス指定されるサブキャ
ッシュ記憶部(28)と、 該アドレスキューの内容に基づいて該ショートアドレス
に対応するデータが該サブキャッシュ記憶部に格納され
ているか否かを判定し、肯定判定した場合には該サブキ
ャッシュ記憶部を読み出し状態にし、否定判定した場合
には該サブキャッシュ記憶部を書き込み状態にするサブ
キャッシュヒット/ミス判定回路(38、40)とを有
するサブキャッシュ部と、 該肯定判定された場合には、該サブキャッシュ記憶部か
ら読み出された内容を該CPUへ供給し、該否定判定さ
れた場合には、該メインキャッシュ記憶部から読み出さ
れた内容を該CPU及び該サブキャッシュ記憶部へ供給
する選択回路(30)とを備えたことを特徴とするキャ
ッシュ記憶装置。 - 【請求項2】 前記メインキャッシュ部を複数組備え、
各組のメインキャッシュ部が並列動作することを特徴と
する請求項1記載のキャッシュ記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3218986A JPH0553910A (ja) | 1991-08-29 | 1991-08-29 | キヤツシユ記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3218986A JPH0553910A (ja) | 1991-08-29 | 1991-08-29 | キヤツシユ記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0553910A true JPH0553910A (ja) | 1993-03-05 |
Family
ID=16728481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3218986A Withdrawn JPH0553910A (ja) | 1991-08-29 | 1991-08-29 | キヤツシユ記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0553910A (ja) |
-
1991
- 1991-08-29 JP JP3218986A patent/JPH0553910A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |