JPS59140538A - メモリ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　発明の技術分野 本発明はダイレクトメモリアクセス方式に係り特に入出
力装置の並列処理ビット数とＣＰＵ内の並列処理ビット
数が異なる場合のメモリ転送回路に関する。

（２）　技術の背景 ＣＰＵと外部入出力回路とのデータの送受はＣＰＵ内の
パスラインを介して行なわれる。このデータの送受はＣ
ＰＵを介して行なわれるプログラムモード方式とＣＰＵ
のあき時間を用いて行なわれるダイレクトメモリアクセ
ス方式（以下ＤＭＡと呼ぶ）がある。プログラムモード
方式はたとえば入出力回路よりデータを入力する場合に
はｃＰＵによってその入出力回路のデータを読取り内部
のＲＡＭの格納したりあるいは直接そのデータの処理を
行なう。また出力する場合には出力するデータをＣＰＵ
によって入出力回路に出力する。ＤＭＡ方式は前述の様
にＣＰＵを介することはなく、ＣＰＵのあき時間すなわ
ちＣＰＵがハスラインを専有していない時等にデータを
入出力回路とメモリ間で送受する。ＤＭＡ方式はＣＰ　
Ｕを介さないので、データ量の多い時等はその転送スピ
ードが早いという特徴を有している。

（３）　従来技術と問題点 従来、前述のＤＭＡ方式は、一般的にＤＭＡコントロー
ラによってなされる。この転送はＣＰ　ＩＪのあき時間
あるいはＣＰＵを強制的にＨＡ　Ｌ　Ｔ　して行なわれ
る。ＤＭＡ方式ではＣＰＵはその転送に直接関与しない
が、間接的には関係する。すなわち転送命令や転送ハイ
ド数指定等はＣＰＵによってなされるものであり、ＣＰ
ＵがＤＭＡコントローラに転送命令や転送バイ１−敗等
を転送する必要がある。この命令等の転送によって、Ｄ
ＭＡコントローラがＤＭＡ転送の制御を行なう。

前述のＤＭＡ方式は入出力回路の並列データピント数と
ＣＰＵのパスラインのデータビット数が等しい場合には
効率が良いが、そのビット数が異なる場合特にパスライ
ンのデータビット数より入出力回路の並列データビット
数が少ない場合には効率は低下する。たとえば８ｂｉｔ
のパスラインを有するＣＰＵにおいて、入出力回路の並
列データビット数が４ビツトの場合、２５６ビツトのデ
ータを転送するとき時にはそれぞれ４ビット単位で転送
するので、その転送回数は８ビット単位の転送と比較し
て２倍となってしまう。

そればかりでなく、特に４ビツトのデータを８ビット単
位でランダムアクセスメモリ　（以下ＲＡＭと呼ぶ）に
格納する場合にはたとえば上位４ビツトを順次ＤＭＡを
用いて格納し、つづいて下位４ビツトを順次ＤＭＡを用
いて格納する。この場合には１回のＤＡＭ処理ではでき
す、たとえば入出力回路にフラグを設け、上位、下位を
切換で２回ＤＭＡを行なわなくてはならない。

その為、ＤＭＡの実行を行なう為のプログラムが２回実
行されなくてはならず、さらに前述の様に上位と下位を
指定するフラグを切換えるためのプログラムを実行しな
くてはならない。このためＤＭＡによってデータを転送
する時間以外にこれらの制御を行なう為の時間を多く必
要としていた。

（４）　発明の目的 本発明の特徴とするところは前記問題点を解決するもの
であり、その目的はＣＰＵのパスラインのデータのビッ
ト数と異なるビット数を並列にＤＭＡ転送を行なうシス
テムにおいて高速の転送制御処理を可能としたメモリ転
送回路を提供することにある。

（５）　発明の構成 本発明の特徴とするところはパスラインに接続されアド
レス値を出力するとともに転送信号を出力するダイレク
トメモリアクセスコントローラと、前記パスラインに接
続され読出し時には共通のアドレス値を有する第１、第
２のメモリと、特定のアドレスビットによって前記ダイ
レクトメモリア５− クセスコントローラより出力する転送信号を選択的に前
記第１、第２のメモリの制御端子に人力する切替回路を
有し、データの読出し時には前記第１、第２のメモリが
同時に読み出され、前記第１、第２のメモリに転送する
時には読出し時と同じアドレス値で前記第１のメモリに
書込み仮想アドレス値で前記第２のメモリに書込むこと
を特徴としたメモリ転送回路にある。

（６）　発明の実施例 第１図は本発明の実施例の回路構成を示す。本実施例は
データバスＤＢ、アドレスバスＡＢを有し、データバス
ＤＢにはマイクロプロセッサＭＰＵ１ダイレクトメモリ
アクセスコントローラＤＭＡＣ，ランダムアクセスメモ
リＲＡＭＩ、ＲＡＭ２が接続され、アドレスバスＡＢに
はダイレクトメモリアクセスコントローラＤＭＡＣ，ラ
ンダムアクセスメモリＲＡＭＩ、ＲＡＭ２、アドレスデ
コーダＡＤ、上位下位切替回路ＳＷＣが接続されている
。マイクロプロセッサＭＰＵのメモリアドレス有効線Ｖ
ＭＡはアドレスデコーダＡＤに入カー６＝ 力する。ダイレクトメモリアクセスコントローラＤＭＡ
Ｃの転送ストローブ信号ＴＸＳＴＢばアドレスデコーダ
ＡＤと上位下位切替回路ＳＷＣに入力する。アドレスデ
コーダＡＤの出力は上位下位切替回路ＳＷＣに加わる。

上位下位切替回路ＳＷＣの上位セレクト信号ＭＳ、下位
セレクト信号Ｉ７ＳはランダムアクセスメモリＲＡＭＩ
、ＲＡＭ２の制御入力すなわちライト端子に加わる。ラ
ンダムアクセスメモリＲＡＭＩ、ＲＡＭ２はＤＢに接続
されているがランダムアクセスメモリＲＡＭＩはデータ
バスＤＢの上位４ビツトがランダムアクセスメモリＲＡ
Ｍ２はデータバスＤＢの下位４ビツトが接続している。

図示しないが、データバスＤＢ、アドレスバスＡＢには
プログラムが格納されているメモリやその他の入出力回
路が接続されている。

図示しないメモリに格納されているプログラムをＭＰＵ
が実行することによってダイレクトメモリアクセスコン
トローラＤＭＡＣに転送命令やそのバイト数が入力する
。転送命令がダイレクトメモリアクセスコントローラＤ
ＭＡＣに入力すると、ダイレクトメモリアクセスコント
ローラＤＭＡＣは図示しないがパスラインのハスアヘイ
ラブル信号を検出し、転送を開始する。すなわちランダ
ムアクセスメモリＲＡＭＩのアドレスをアドレスバスＡ
Ｂに出力するとともに転送ストローブ信号ＴＸＳＴＢを
出力する。さらにダイレクトメモリアクセスコントロー
ラＤＭＡＣは出力しているアドレス値をインクリメント
するとともに再度転送ストローブ信号ＴＸＳＴＢを出力
する。この動作を指定されたバイト数くりかえす。

アドレスデコーダＡＤはマイクロプロセッサＭＰＵのメ
モリアドレス有効線ＶＭＡとダイレクトメモリアクセス
コントローラＤＭＡＣの転送ストローブ信号ＴＸＳＴＢ
を検出し、さらに指定されたアドレス範囲すなわちラン
ダムアクセスメモリＲＡＭＩ、ＲＡＭ２のアドレス範囲
の時に上位下位切替回路ＳＷＣに選択信号を出力する。

前述のアドレス範囲とは一連のアドレスグループを指す
ものである。上位下位切替回路ＳＷＣではアドレスデコ
ーダＡＤから入力した選択信号かランダムアクセスメモ
リＲＡＭＩ、ＲＡＭ２の実アドレスであるか否かを検出
し、実アドレスの時にはダイレクトメモリアクセスコン
トローラＤＭＡＣより入力する転送ストローブ信号ＴＸ
ＳＴＢを上位セレクト信号ＭＳとしてランダムアクセス
メモリＲＡＭＩに出力する。実アドレスでない時すなわ
ち仮想アドレスの時にはランダムアクセスメモリＲＡＭ
２に転送ストローブ信号ＴＸＳＴＢを下位セレクト信号
ＬＳとして出力する。また上位セレクト信号ＭＳ、下位
セレクト信号Ｌ　Ｓはメモリのライト時のみ有効である
。ランダムアクセスメモリＲＡＭＩ、ＲＡＭ２は上位セ
レクト信号ＭＳあるいは下位セレクト信号ＬＳが入力し
た時にのみアドレスバスＡＢより入力するアドレス線で
指定されたアドレスにデータを格納する。すなわちリー
ド時にはランダムアクセスメモリＲＡＭＩとランダムア
クセスメモリＲＡＭ２は一組となって形成され、８ビッ
ト単位のメモリとなる。しかし、ライト時にはリード時
のアドレスではランダムアク９− セスメモリＲＡＭＩに上位データが書き込まれ、そのイ
メージアドレスすなわち仮想アドレスの時にランダムア
クセスメモリＲＡＭ２に下位データが書込まれる。

ここでランダムアクセスメモリＲＡＭ１、ＲＡＭ２のア
ドレスがＨ“”　ｏ　ｏ　ｏ　ｏ　”〜Ｈ“０３ＦＦ″
であるとする。（数値のはじめのＨは１６進数を示す） 第２図は本発明の実施例のメモリマツプ図である。本発
明の実施例ではＤＭＡＣにおいて、Ｈ“００００″〜Ｈ
“０７ＦＦ″までを連続的にアクセスする。この場合の
上位、下位切換のアドレス値特定ビットは下位より１１
ビツト目のアドレス値であり、上位下位切替回路ＳＷＣ
にはこの１１ビツト目のアドレスが入力する。またアド
レスデコーダＡＤには１２ビツト目以上の位の５ビツト
が入力し、アドレスデコーダＡＤはＨ′’ｏｏｏｏ″〜
Ｈ″０７ＦＦ”が指定された時に選択される。Ｈ″００
００″〜Ｈ″０３ＦＦ″までは１１ビツト目のアドレス
値は“０゛であり、Ｈ″０４００″〜−１〇− Ｈ”　０７　Ｆ　Ｆ″までは１″となり、このピッＩ〜
を上位下位切替回路ＳＷＣにて検出し、上位、下位を切
分ける。ランダムアクセスメモリＲＡＭＩ。

ＲＡＭ２は４ビツトＸＩＫのメモリであるのでそのアド
レス線は１ビツト目から１０ビツト目までが接続される
。しかしＨ“’ｏｏｏｏ”〜Ｈ“０７ＦＦ　”までアク
セスすると同一メモリアドレスが２回選択されたことに
なるが、ライト時は１１ビツト目アドレスによって上位
、下位ビットを選択的に切替えている。　この仮想アド
レス（）Ｉ’０４００″〜Ｈ”０７ＦＦ”）を使用する
のはＤＭＡＣが制御している時であり、その他の場合に
は一般的な８ビツトのメモリとして動作する。すなわち
リード時には同時に８ビツトがアクセスされる。

第３図は本発明の実施例によるメモリの転送を行なう順
序を、第４図は従来のダイレクトメモリアクセス方式の
転送を行なう順序をそれぞれ示す。

第３図における本方式の場合には一回の転送命令でメモ
リＨ“００００″〜Ｈ′０３ＦＦ″を連続的に上位４ビ
ツトから下位４ビツトにわたって転送する。しかし、第
４図に示す様に従来の方式においては第１回目の転送命
令で上位４ビツトを１１“００００″〜Ｈ“０３ＦＦ”
まで転送し、次の転送命令ですなわち２回目の転送命令
で下位４ビツトを転送する。これより明らかな様に本発
明の場合には１回の転送命令で上位４ビツト下位４ビッ
トを連続的に転送できるので、従来の転送と比べ、転送
する為のプログラムすなわちダイレクトメモリアクセス
コントローラＤＭＡＣに入力する転送命令やそのバイト
数は１回だけでよいので、それらの処理に必要とする時
間は半分で済む。

第１図に示した本発明の実施例はメモリへ入力データを
格納する場合に使用可能である。しかしながら、ランダ
ムアクセスメモリＲＡＭＩ、ＲＡＭ２のリード端子に上
位セレクト信号ＭＳ、下位セレクト信号ＬＳを入力し、
従来のアドレスでライト可能とすることにより、メモリ
からデータを読出す時も本発明は応用できる。

（７）　発明の効果 以上述べた様に本発明によれば、ダイレクトメモリアク
セスコントローラＤＭＡＣを動作させる為の処理プログ
ラムの実行が１回ですむので、時間が短縮される。さら
に、仮想アドレスを用いているので、ＤＭＡＣを動作さ
せる為のプログラム中では上位、下位ビットの区別をす
る必要がなく、プログラムの一元化が計れ、プログラム
の信頼度が向上する。

【図面の簡単な説明】

第１図は本発明の実施例の構成図、第２図は本発明の実
施例のメモリマツプ図、第３図は本発明のアクセス類を
示すメモリマツプ図、第４図は従来のダイレクトメモリ
アクセス方式のアクセス類を示すメモリマツプ図である
。 ＭＰＵ・・・マイクロプロセッサ、　　ＤＭＡＣ・・・
ダイレクトメモリアクセスコントローラ、ＡＤ・・・ア
ドレスデコーダ、　　　ＳＷＣ・・・上位下位切替回路
、　　ＲＡＭＩ、ＲＡ’Ｍ２・・・ランダムアクセスメ
モリ、 ＝１３− 悴１１図 宴２　図 弗　３１コ 第４図

Claims (3)

【特許請求の範囲】
1. （１）　パスラインに接続されアドレス値を出力すると
   ともに転送信号を出力するダイレクトメモリアクセスコ
   ントローラと、前記パスラインに接続され読出し時には
   共通のアドレス値を有する第１、第２のメモリと、特定
   のアドレスビットによって前記ダイレクトメモリアクセ
   スコントローラより出力する転送信号を選択的に前記第
   １、第２のメモリの制御端子に入力する切替回路を有し
   、データの読出し時には前記第１、第２のメモリが同時
   に読み出され、前記第１、第２のメモリに転送する時に
   は読出し時と同じアドレス値で前記第１のメモリに書込
   み仮想アドレス値で前記第２のメモリに書込むことを特
   徴としたメモリ転送回路。
2. （２）　前記パスラインはマイクロプロセッサに接続さ
   れたことを特徴とする特許請求の範囲第１項記載のメモ
   リ転送回路。
3. （３）　前記パスラインは８ビツトのデータ線を有し、
   前記第１のメモリのデータ端子は前記データ線の上位４
   ｂｉｔに接続され、前記第２のメモリのデータ端子は前
   記データ線の下位４ビツトに接続されたことを特徴とす
   る特許請求の範囲第１項記載のメモリ転送回路。