JPH10105535A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH10105535A JPH10105535A JP8260492A JP26049296A JPH10105535A JP H10105535 A JPH10105535 A JP H10105535A JP 8260492 A JP8260492 A JP 8260492A JP 26049296 A JP26049296 A JP 26049296A JP H10105535 A JPH10105535 A JP H10105535A
- Authority
- JP
- Japan
- Prior art keywords
- module
- address
- input
- register
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 従来のマイコンのテスト方式は、マイコン内
部の機能モジュールを一つずつ選択してテストする方式
であるため、テスト時間が非常に長くなるという欠点を
有しており、短時間にテストが完了するテスト方式が望
まれていた。 【解決手段】 複数の機能モジュール（４ａ，４ｂ）を
内蔵したデータ処理装置において、前記機能モジュール
と１対１で対応された複数のビットを有し当該ビットへ
の設定状態に応じて対応する機能モジュールのアクセス
を許可する信号を生成するモジュール選択レジスタ
（８）と、該モジュール選択レジスタにより選択された
機能モジュール内部のレジスタのアドレスを自動的に生
成するアドレス生成回路（９ａ，９ｂ）とを設けるよう
にした。
部の機能モジュールを一つずつ選択してテストする方式
であるため、テスト時間が非常に長くなるという欠点を
有しており、短時間にテストが完了するテスト方式が望
まれていた。 【解決手段】 複数の機能モジュール（４ａ，４ｂ）を
内蔵したデータ処理装置において、前記機能モジュール
と１対１で対応された複数のビットを有し当該ビットへ
の設定状態に応じて対応する機能モジュールのアクセス
を許可する信号を生成するモジュール選択レジスタ
（８）と、該モジュール選択レジスタにより選択された
機能モジュール内部のレジスタのアドレスを自動的に生
成するアドレス生成回路（９ａ，９ｂ）とを設けるよう
にした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらにはデータ処理装置の診断技術に関し、例えば半
導体集積回路化されたシングルチップマイクロコンピュ
ータ（以下、シングルチップマイコンと称する）に利用
して有効な技術に関する。
術さらにはデータ処理装置の診断技術に関し、例えば半
導体集積回路化されたシングルチップマイクロコンピュ
ータ（以下、シングルチップマイコンと称する）に利用
して有効な技術に関する。
【０００２】
【従来の技術】シングルチップマイコンは、ＣＰＵ（中
央処理装置）を中心としてその周辺に設けられるＲＯＭ
やＲＡＭ、タイマ回路、シリアルコミュニケーションイ
ンタフェース回路、ＤＭＡコントール回路等の各種機能
モジュールにより構成される。ところで、従来、シング
ルチップマイコンにおいて内部機能モジュールの診断を
行なう場合、図３に示されているように、チップ内に設
けられたモジュール選択回路２０にアドレス入力ポート
２１を介して外部からアドレス信号を与えて、それをデ
コードした信号により１つの機能モジュール４を選択し
て、その内部レジスタ４２をアクセスしてテストを行な
うようにしていた。
央処理装置）を中心としてその周辺に設けられるＲＯＭ
やＲＡＭ、タイマ回路、シリアルコミュニケーションイ
ンタフェース回路、ＤＭＡコントール回路等の各種機能
モジュールにより構成される。ところで、従来、シング
ルチップマイコンにおいて内部機能モジュールの診断を
行なう場合、図３に示されているように、チップ内に設
けられたモジュール選択回路２０にアドレス入力ポート
２１を介して外部からアドレス信号を与えて、それをデ
コードした信号により１つの機能モジュール４を選択し
て、その内部レジスタ４２をアクセスしてテストを行な
うようにしていた。
【０００３】
【発明が解決しようとする課題】上記従来のテスト方式
は、マイコン内部の機能モジュールを一つずつ選択して
テストする方式であるため、テスト時間が非常に長くな
るという欠点を有しており、短時間にテストが完了する
テスト方式が望まれていた。
は、マイコン内部の機能モジュールを一つずつ選択して
テストする方式であるため、テスト時間が非常に長くな
るという欠点を有しており、短時間にテストが完了する
テスト方式が望まれていた。
【０００４】本発明の目的は、マイコン内部の機能モジ
ュールのテストを短時間に完了可能なテスト方式を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴については、本明細書の記述および添附
図面から明らかになるであろう。
ュールのテストを短時間に完了可能なテスト方式を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴については、本明細書の記述および添附
図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数の機能モジュールを内蔵し
たデータ処理装置において、前記機能モジュールと１対
１で対応された複数のビットを有し当該ビットへの設定
状態に応じて対応する機能モジュールのアクセスを許可
する信号を生成するモジュール選択手段（レジスタ）
と、該モジュール選択手段により選択された機能モジュ
ール内部のレジスタのアドレスを自動的に生成するアド
レス生成回路とを設けるようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数の機能モジュールを内蔵し
たデータ処理装置において、前記機能モジュールと１対
１で対応された複数のビットを有し当該ビットへの設定
状態に応じて対応する機能モジュールのアクセスを許可
する信号を生成するモジュール選択手段（レジスタ）
と、該モジュール選択手段により選択された機能モジュ
ール内部のレジスタのアドレスを自動的に生成するアド
レス生成回路とを設けるようにしたものである。
【０００６】これによって、アクセスしたい機能モジュ
ールに対応したモジュール選択レジスタ内ビットを設定
するだけで対応する機能モジュールへのアクセスが可能
となるため、複数のビットを設定しておけば複数の機能
モジュールがアクセス可能な状態になる。
ールに対応したモジュール選択レジスタ内ビットを設定
するだけで対応する機能モジュールへのアクセスが可能
となるため、複数のビットを設定しておけば複数の機能
モジュールがアクセス可能な状態になる。
【０００７】また、望ましくは、複数の入出力ポートと
バスを設け、複数の機能モジュール内のレジスタに対し
て同時にデータの入出力を行なえるように構成する。こ
れによって、短時間に複数の機能モジュールのテストを
完了することができる。さらに、上記アドレス生成回路
は、上記モジュール選択レジスタからの信号によって、
対応する機能モジュール内の所定のレジスタのアドレス
を保持する状態に初期設定されるように構成する。ま
た、上記アドレス生成回路はカウンタ回路で構成し、外
部から入力される読出し信号または書込み信号によって
更新動作するように構成する。これによって、テスト時
におけるＣＰＵの負担を軽減することができる。
バスを設け、複数の機能モジュール内のレジスタに対し
て同時にデータの入出力を行なえるように構成する。こ
れによって、短時間に複数の機能モジュールのテストを
完了することができる。さらに、上記アドレス生成回路
は、上記モジュール選択レジスタからの信号によって、
対応する機能モジュール内の所定のレジスタのアドレス
を保持する状態に初期設定されるように構成する。ま
た、上記アドレス生成回路はカウンタ回路で構成し、外
部から入力される読出し信号または書込み信号によって
更新動作するように構成する。これによって、テスト時
におけるＣＰＵの負担を軽減することができる。
【０００８】
【発明の実施の形態】図１は本発明を適用したシングル
チップマイコンの一実施例を示す。同図において、１は
プログラムに従った処理を実行しチップ全体の制御を司
るＣＰＵ（中央処理装置）、２はＣＰＵ１の動作プログ
ラムや固定データを記憶するＲＯＭ（リード・オンリ・
メモリ）、３はＣＰＵ１の作業エリアを提供するＲＡＭ
（ランダム・アクセス・メモリ）、４ａおよび４ｂは時
間を計数したりタイマ割込みを発生したりするタイマ回
路や送信すべきデータをシリアルデータに変換したり受
信したデータをパラレルデータに変換するシリアル通信
用インタフェース回路のような機能モジュール、６ａは
外部の装置との間で信号の入出力を行なうＩ／Ｏポート
部である。上記ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、機能モ
ジュール４ａ，４ｂ、およびＩ／Ｏポート部６ａは、デ
ータバス７ａによって互いにデータ送受信可能に接続さ
れている。なお、１０はアドレスバス、１１はアドレス
拡張用のアドレス出力ポートである。
チップマイコンの一実施例を示す。同図において、１は
プログラムに従った処理を実行しチップ全体の制御を司
るＣＰＵ（中央処理装置）、２はＣＰＵ１の動作プログ
ラムや固定データを記憶するＲＯＭ（リード・オンリ・
メモリ）、３はＣＰＵ１の作業エリアを提供するＲＡＭ
（ランダム・アクセス・メモリ）、４ａおよび４ｂは時
間を計数したりタイマ割込みを発生したりするタイマ回
路や送信すべきデータをシリアルデータに変換したり受
信したデータをパラレルデータに変換するシリアル通信
用インタフェース回路のような機能モジュール、６ａは
外部の装置との間で信号の入出力を行なうＩ／Ｏポート
部である。上記ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、機能モ
ジュール４ａ，４ｂ、およびＩ／Ｏポート部６ａは、デ
ータバス７ａによって互いにデータ送受信可能に接続さ
れている。なお、１０はアドレスバス、１１はアドレス
拡張用のアドレス出力ポートである。
【０００９】この実施例のシングルチップマイコンに
は、上記機能モジュールと１対１で対応された複数のビ
ットを有し当該ビットの設定状態に応じて対応する機能
モジュールのアクセスを許可する信号を生成するモジュ
ール選択レジスタ８が設けられ、上記内部バス７ａに接
続されている。
は、上記機能モジュールと１対１で対応された複数のビ
ットを有し当該ビットの設定状態に応じて対応する機能
モジュールのアクセスを許可する信号を生成するモジュ
ール選択レジスタ８が設けられ、上記内部バス７ａに接
続されている。
【００１０】また、この実施例では、上記Ｉ／Ｏポート
６ａおよびデータバス７ａとは別個に、テスト用のＩ／
Ｏポート６ｂとテスト用のバス７ｂとが設けられてい
る。このＩ／Ｏポート６ｂは、上記テスト用バス７ｂの
他データバス７ａにも接続されており、通常動作時のＩ
／Ｏポートと共用するようにされている。一方、Ｉ／Ｏ
ポート６ａはデータバス７ａにのみ接続されている。ま
た、上記機能モジュール４ａ，４ｂは、上記内部バス７
ａおよびテスト用のバス７ｂにそれぞれ接続可能にされ
ている。上記モジュール選択レジスタ８の各ビットへの
設定は、ＣＰＵ１が内部バス７ａを介して書込みを行な
うことで実行される。このとき上記モジュール選択レジ
スタ８の設定値は、ＣＰＵが生成しても良いし、Ｉ／Ｏ
ポート６ａを介して外部より与えるようにしても良い。
６ａおよびデータバス７ａとは別個に、テスト用のＩ／
Ｏポート６ｂとテスト用のバス７ｂとが設けられてい
る。このＩ／Ｏポート６ｂは、上記テスト用バス７ｂの
他データバス７ａにも接続されており、通常動作時のＩ
／Ｏポートと共用するようにされている。一方、Ｉ／Ｏ
ポート６ａはデータバス７ａにのみ接続されている。ま
た、上記機能モジュール４ａ，４ｂは、上記内部バス７
ａおよびテスト用のバス７ｂにそれぞれ接続可能にされ
ている。上記モジュール選択レジスタ８の各ビットへの
設定は、ＣＰＵ１が内部バス７ａを介して書込みを行な
うことで実行される。このとき上記モジュール選択レジ
スタ８の設定値は、ＣＰＵが生成しても良いし、Ｉ／Ｏ
ポート６ａを介して外部より与えるようにしても良い。
【００１１】さらに、この実施例のシングルチップマイ
コンには、上記各機能モジュール４ａ，４ｂに対応して
アドレス生成回路９ａ，９ｂが設けられており、このア
ドレス生成回路９ａ，９ｂで生成されたアドレスは、対
応する機能モジュール４ａ，４ｂ内のデコーダ４１ａ，
４１ｂに供給され、そのデコード結果によって機能モジ
ュール４ａ，４ｂ内のレジスタ群４２ａ，４２ｂを選択
するように構成されている。
コンには、上記各機能モジュール４ａ，４ｂに対応して
アドレス生成回路９ａ，９ｂが設けられており、このア
ドレス生成回路９ａ，９ｂで生成されたアドレスは、対
応する機能モジュール４ａ，４ｂ内のデコーダ４１ａ，
４１ｂに供給され、そのデコード結果によって機能モジ
ュール４ａ，４ｂ内のレジスタ群４２ａ，４２ｂを選択
するように構成されている。
【００１２】上記アドレス生成回路９ａ，９ｂは、特に
制限されないが、例えばカウンタ等により構成され、上
記モジュール選択レジスタ８内の対応するビットが
“１”に設定されると、対応する機能モジュール内のレ
ジスタ群４２ａ，４２ｂのうち、最も若いアドレスが与
えられたレジスタを指定する状態に初期設定され、その
後外部からテスト用のリード信号Ｒまたはライト信号Ｗ
が入力されるとアドレスを更新するようになっている。
なお、上記デコーダ４１ａ，４１ｂは、通常動作時には
アドレスバス１０を介してＣＰＵ１から供給されるレジ
スタ指定アドレスをデコードするものである。
制限されないが、例えばカウンタ等により構成され、上
記モジュール選択レジスタ８内の対応するビットが
“１”に設定されると、対応する機能モジュール内のレ
ジスタ群４２ａ，４２ｂのうち、最も若いアドレスが与
えられたレジスタを指定する状態に初期設定され、その
後外部からテスト用のリード信号Ｒまたはライト信号Ｗ
が入力されるとアドレスを更新するようになっている。
なお、上記デコーダ４１ａ，４１ｂは、通常動作時には
アドレスバス１０を介してＣＰＵ１から供給されるレジ
スタ指定アドレスをデコードするものである。
【００１３】次に、上記実施例のシングルチップマイコ
ンにおける機能モジュール４ａ，４ｂのテスト方法につ
いて説明する。この場合、先ずＣＰＵ１により、モジュ
ール選択レジスタ８内のテストを行ないたい機能モジュ
ールに対応するビットの設定を行なう。すると、アドレ
ス生成回路９ａ，９ｂのうち上記ビットがセットされた
ものは初期設定され、この初期値が対応する機能モジュ
ール４ａ，４ｂ内のデコーダ４１ａ，４１ｂでデコード
されて、その機能モジュール４ａ，４ｂ内のレジスタ群
４２ａ，４２ｂの先頭レジスタが選択状態にされる。
ンにおける機能モジュール４ａ，４ｂのテスト方法につ
いて説明する。この場合、先ずＣＰＵ１により、モジュ
ール選択レジスタ８内のテストを行ないたい機能モジュ
ールに対応するビットの設定を行なう。すると、アドレ
ス生成回路９ａ，９ｂのうち上記ビットがセットされた
ものは初期設定され、この初期値が対応する機能モジュ
ール４ａ，４ｂ内のデコーダ４１ａ，４１ｂでデコード
されて、その機能モジュール４ａ，４ｂ内のレジスタ群
４２ａ，４２ｂの先頭レジスタが選択状態にされる。
【００１４】そこで、外部からライト信号Ｗを入力する
とともにＩ／Ｏポート６ａ，６ｂよりテストのためのデ
ータを与える。すると、アドレス生成回路９ａ，９ｂが
ライト信号Ｗによって更新され、機能モジュール４ａ，
４ｂ内のレジスタ群４２ａ，４２ｂに上記テストデータ
が次々と書き込まれて行く。その機能モジュール４ａ，
４ｂ内のレジスタ群４２ａ，４２ｂへのテストデータの
書込みが終了した段階で、ＣＰＵ１により各機能モジュ
ール４ａ，４ｂ内の制御レジスタに書込みを行なう。す
ると、機能モジュールは、制御レジスタへのデータ設定
により動作を開始し、その動作によりレジスタ群４２
ａ，４２ｂ内のデータレジスタやステータスレジスタが
書き変わる。機能モジュールのこの動作は通常使用状態
における動作を利用したものである。
とともにＩ／Ｏポート６ａ，６ｂよりテストのためのデ
ータを与える。すると、アドレス生成回路９ａ，９ｂが
ライト信号Ｗによって更新され、機能モジュール４ａ，
４ｂ内のレジスタ群４２ａ，４２ｂに上記テストデータ
が次々と書き込まれて行く。その機能モジュール４ａ，
４ｂ内のレジスタ群４２ａ，４２ｂへのテストデータの
書込みが終了した段階で、ＣＰＵ１により各機能モジュ
ール４ａ，４ｂ内の制御レジスタに書込みを行なう。す
ると、機能モジュールは、制御レジスタへのデータ設定
により動作を開始し、その動作によりレジスタ群４２
ａ，４２ｂ内のデータレジスタやステータスレジスタが
書き変わる。機能モジュールのこの動作は通常使用状態
における動作を利用したものである。
【００１５】次に、外部からリード信号Ｒを入力する。
すると、アドレス生成回路９ａ，９ｂが更新動作され、
その機能モジュール４ａ，４ｂ内のレジスタ群４２ａ，
４２ｂの内容がバス７ａまたは７ｂおよびＩ／Ｏポート
６ａまたは６ｂを介して外部へ読み出される。読み出さ
れたデータを調べて機能モジュール内のデータレジスタ
およびステータスレジスタの内容をチェックすること
で、当該機能モジュールが正常に動作したか否か知るこ
とができる。
すると、アドレス生成回路９ａ，９ｂが更新動作され、
その機能モジュール４ａ，４ｂ内のレジスタ群４２ａ，
４２ｂの内容がバス７ａまたは７ｂおよびＩ／Ｏポート
６ａまたは６ｂを介して外部へ読み出される。読み出さ
れたデータを調べて機能モジュール内のデータレジスタ
およびステータスレジスタの内容をチェックすること
で、当該機能モジュールが正常に動作したか否か知るこ
とができる。
【００１６】図２には、上記アドレス生成回路９ａ，９
ｂの一実施例が示されている。この実施例のアドレス生
成回路９ａ，９ｂは、上記モジュール選択レジスタ８か
らの選択信号に基づいて、それが例えばロウレベルから
ハイレベルに変化するとリセットパルスを形成するワン
ショットパルス形成回路９１と、複数個のＤ型フリップ
フロップＦＦ１，ＦＦ２，‥‥‥‥ＦＦｎが前段の出力
Ｑが次段のクロック端子Ｃに入力されるように縦続接続
されてなるカウンタ９２とから構成されている。上記ワ
ンショットパルス形成回路９１で形成されたパルスは、
上記カウンタ９２の各フリップフロップＦＦ１，ＦＦ
２，‥‥‥‥ＦＦｎのリセット端子Ｒに共通に入力さ
れ、パルスが入力されるとカウンタ９２が初期状態（図
ではオール“０”）に設定されるように構成されてい
る。
ｂの一実施例が示されている。この実施例のアドレス生
成回路９ａ，９ｂは、上記モジュール選択レジスタ８か
らの選択信号に基づいて、それが例えばロウレベルから
ハイレベルに変化するとリセットパルスを形成するワン
ショットパルス形成回路９１と、複数個のＤ型フリップ
フロップＦＦ１，ＦＦ２，‥‥‥‥ＦＦｎが前段の出力
Ｑが次段のクロック端子Ｃに入力されるように縦続接続
されてなるカウンタ９２とから構成されている。上記ワ
ンショットパルス形成回路９１で形成されたパルスは、
上記カウンタ９２の各フリップフロップＦＦ１，ＦＦ
２，‥‥‥‥ＦＦｎのリセット端子Ｒに共通に入力さ
れ、パルスが入力されるとカウンタ９２が初期状態（図
ではオール“０”）に設定されるように構成されてい
る。
【００１７】また、外部からのリード信号Ｒとライト信
号Ｗがそれらの論理積をとるＮＡＮＤゲート９３に入力
され、このＮＡＮＤゲート９３の出力が上記カウンタ９
１の初段のフリップフロップＦＦ１のクロック端子Ｃに
入力されており、リード信号Ｒとライト信号Ｗが入力さ
れる度にカウンタ９１が更新されるように構成されてい
る。なお、各フリップフロップＦＦ１，ＦＦ２，‥‥‥
‥ＦＦｎのデータ入力端子Ｄを、反転出力端子／Ｑに接
続する代わりに、例えば抵抗を介して電源電圧Ｖｃｃま
たは接地点等に接続するとともにワンショットパルス形
成回路９１からのパルスをセット端子に入力して、任意
すなわち対応する機能モジュール内の先頭レジスタのア
ドレスを初期状態でセットされるように構成しても良
い。
号Ｗがそれらの論理積をとるＮＡＮＤゲート９３に入力
され、このＮＡＮＤゲート９３の出力が上記カウンタ９
１の初段のフリップフロップＦＦ１のクロック端子Ｃに
入力されており、リード信号Ｒとライト信号Ｗが入力さ
れる度にカウンタ９１が更新されるように構成されてい
る。なお、各フリップフロップＦＦ１，ＦＦ２，‥‥‥
‥ＦＦｎのデータ入力端子Ｄを、反転出力端子／Ｑに接
続する代わりに、例えば抵抗を介して電源電圧Ｖｃｃま
たは接地点等に接続するとともにワンショットパルス形
成回路９１からのパルスをセット端子に入力して、任意
すなわち対応する機能モジュール内の先頭レジスタのア
ドレスを初期状態でセットされるように構成しても良
い。
【００１８】上記フリップフロップＦＦ１，ＦＦ２，‥
‥‥ＦＦｎの出力およびそれをインバータで反転した信
号が、各機能モジュール内のデコーダ４１ａ，４１ｂを
構成するＮＡＮＤゲートＧ１，Ｇ２，‥‥‥Ｇｎに入力
されていずれか一つの出力信号がハイレベルにされてレ
ジスタ４２ａ，４２ｂ，‥‥‥の中のひとつが選択され
るように構成されている。
‥‥ＦＦｎの出力およびそれをインバータで反転した信
号が、各機能モジュール内のデコーダ４１ａ，４１ｂを
構成するＮＡＮＤゲートＧ１，Ｇ２，‥‥‥Ｇｎに入力
されていずれか一つの出力信号がハイレベルにされてレ
ジスタ４２ａ，４２ｂ，‥‥‥の中のひとつが選択され
るように構成されている。
【００１９】なお、上記実施例ではシングルチップマイ
コンが機能モジュールを２つ内蔵している場合について
説明したが、機能モジュールの数は２つに限定されず、
３つ以上であっても良い。また、その場合、Ｉ／Ｏポー
ト６ｂおよびテスト用バス７ｂもそれに応じて複数設け
るようにしても良い。さらに、テスト用のＩ／Ｏポート
６ｂはウェハ状態でのテスト時にのみ外部から見えるパ
ッドで構成し、パッケージに封入された状態では外部ピ
ンとして出さないように構成することも可能である。
コンが機能モジュールを２つ内蔵している場合について
説明したが、機能モジュールの数は２つに限定されず、
３つ以上であっても良い。また、その場合、Ｉ／Ｏポー
ト６ｂおよびテスト用バス７ｂもそれに応じて複数設け
るようにしても良い。さらに、テスト用のＩ／Ｏポート
６ｂはウェハ状態でのテスト時にのみ外部から見えるパ
ッドで構成し、パッケージに封入された状態では外部ピ
ンとして出さないように構成することも可能である。
【００２０】以上説明したように上記実施例は、複数の
機能モジュールを内蔵したデータ処理装置において、前
記機能モジュールと１対１で対応された複数のビットを
有し当該ビットへの設定状態に応じて対応する機能モジ
ュールのアクセスを許可する信号を生成するモジュール
選択レジスタと、該モジュール選択レジスタにより選択
された機能モジュール内部のレジスタのアドレスを自動
的に生成するアドレス生成回路とを設けるようにしたの
で、アクセスしたい機能モジュールに対応したモジュー
ル選択レジスタ内ビットを設定するだけで対応する機能
モジュールへのアクセスが可能となるため、複数のビッ
トを設定しておくだけで複数の機能モジュールがアクセ
ス可能な状態になるという効果がある。
機能モジュールを内蔵したデータ処理装置において、前
記機能モジュールと１対１で対応された複数のビットを
有し当該ビットへの設定状態に応じて対応する機能モジ
ュールのアクセスを許可する信号を生成するモジュール
選択レジスタと、該モジュール選択レジスタにより選択
された機能モジュール内部のレジスタのアドレスを自動
的に生成するアドレス生成回路とを設けるようにしたの
で、アクセスしたい機能モジュールに対応したモジュー
ル選択レジスタ内ビットを設定するだけで対応する機能
モジュールへのアクセスが可能となるため、複数のビッ
トを設定しておくだけで複数の機能モジュールがアクセ
ス可能な状態になるという効果がある。
【００２１】また、複数の入出力ポートとバスを設け、
複数の機能モジュール内のレジスタに対して同時にデー
タの入出力を行なえるように構成したので、短時間に複
数の機能モジュールのテストを終了することができるよ
うになるという効果がある。さらに、上記アドレス生成
回路は、上記モジュール選択レジスタからの信号によっ
て、対応する機能モジュール内の所定のレジスタのアド
レスを保持する状態に初期設定されるように構成し、ま
た、上記アドレス生成回路はカウンタ回路で構成し、外
部から入力される読出し信号または書込み信号によって
更新動作するように構成したので、テスト時におけるＣ
ＰＵの負担を軽減することができるようになるという効
果がある。
複数の機能モジュール内のレジスタに対して同時にデー
タの入出力を行なえるように構成したので、短時間に複
数の機能モジュールのテストを終了することができるよ
うになるという効果がある。さらに、上記アドレス生成
回路は、上記モジュール選択レジスタからの信号によっ
て、対応する機能モジュール内の所定のレジスタのアド
レスを保持する状態に初期設定されるように構成し、ま
た、上記アドレス生成回路はカウンタ回路で構成し、外
部から入力される読出し信号または書込み信号によって
更新動作するように構成したので、テスト時におけるＣ
ＰＵの負担を軽減することができるようになるという効
果がある。
【００２２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、アドレス生成回路９ａ，９ｂがカウンタで
構成されていると説明したが、演算器あるいは機能モジ
ュール内のレジスタのアドレスを記憶するＲＯＭで構成
されていても良い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、アドレス生成回路９ａ，９ｂがカウンタで
構成されていると説明したが、演算器あるいは機能モジ
ュール内のレジスタのアドレスを記憶するＲＯＭで構成
されていても良い。
【００２３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイコンに適用した場合について説明したが、
この発明はそれに限定されるものでなく、複数の機能モ
ジュールを有するデータ処理装置一般に広く利用するこ
とができる。
なされた発明をその背景となった利用分野であるシング
ルチップマイコンに適用した場合について説明したが、
この発明はそれに限定されるものでなく、複数の機能モ
ジュールを有するデータ処理装置一般に広く利用するこ
とができる。
【００２４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、マイコン内部の機能モジュ
ールのテストを短時間に完了することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、マイコン内部の機能モジュ
ールのテストを短時間に完了することができる。
【図１】本発明を適用したシングルチップマイコンの一
実施例を示すブロック図。
実施例を示すブロック図。
【図２】アドレス生成回路およびアドレスデコーダの一
実施例を示すブロック図。
実施例を示すブロック図。
【図３】従来のシングルチップマイコンの一例を示すブ
ロック図。
ロック図。
１ ＣＰＵ（中央処理装置） ２ ＲＯＭ（リード・オンリ・メモリ） ３ ＲＡＭ（ランダム・アクセス・メモリ） ４ａ，４ｂ 機能モジュール ６ａ，６ｂ Ｉ／Ｏポート ７ａ，７ｂ 内部バス ８ モジュール選択レジスタ ９ａ，９ｂ アドレス生成回路
Claims (6)
- 【請求項１】 半導体集積回路化され複数個の機能モジ
ュールを内蔵したデータ処理装置であって、上記機能モ
ジュールと１対１で対応された複数のビットを有し当該
ビットへの設定状態に応じて対応する機能モジュールの
アクセスを許可する信号を生成するモジュール選択手段
と、該モジュール選択手段により選択された機能モジュ
ール内部のレジスタのアドレスを自動的に生成するアド
レス生成回路とを備えてなることを特徴とするデータ処
理装置。 - 【請求項２】 複数の入出力ポートとバスを備え、複数
の機能モジュール内のレジスタに対して同時にデータの
入出力を行なえるように構成されてなることを特徴とす
る請求項１記載のデータ処理装置。 - 【請求項３】 上記アドレス生成回路は、上記モジュー
ル選択手段からの信号によって、対応する機能モジュー
ル内の所定のレジスタのアドレスを保持する初期状態に
設定されるように構成されてなることを特徴とする請求
項１または請求項２に記載のデータ処理装置。 - 【請求項４】 上記アドレス生成回路はカウンタ回路で
構成され、外部から入力される読出し信号または書込み
信号によって更新動作するように構成されてなることを
特徴とする請求項１、請求項２または請求項３に記載の
データ処理装置。 - 【請求項５】 上記複数のバスのうち一つはテスト動作
時にのみ使用されるテスト用バスであって、該テスト用
バスが接続された入出力ポートは前記テスト用バス以外
のバスにも接続され、入出力ポートをテスト用信号の入
出力と通常動作時の信号の入出力とで共用するように構
成されてなることを特徴とする請求項２、請求項３また
は請求項４に記載のデータ処理装置。 - 【請求項６】 プログラムに従った処理を実行する中央
処理装置と、プログラムなどが格納される内部メモリ
と、上記中央処理装置からの指示に従って所定の機能を
実行する複数の機能ブロックとを有し、１つの半導体チ
ップ上に形成されたシングルチップマイクロコンピュー
タであって、上記機能モジュールと１対１で対応された
複数のビットを有し当該ビットへの設定状態に応じて対
応する機能モジュールのアクセスを許可する信号を生成
するモジュール選択レジスタと、該モジュール選択レジ
スタにより選択された機能モジュール内部のレジスタの
アドレスを自動的に生成するアドレス生成回路とを備え
てなることを特徴とするシングルチップマイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260492A JPH10105535A (ja) | 1996-10-01 | 1996-10-01 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260492A JPH10105535A (ja) | 1996-10-01 | 1996-10-01 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105535A true JPH10105535A (ja) | 1998-04-24 |
Family
ID=17348723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8260492A Pending JPH10105535A (ja) | 1996-10-01 | 1996-10-01 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10105535A (ja) |
-
1996
- 1996-10-01 JP JP8260492A patent/JPH10105535A/ja active Pending
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