JPS6318597A - 集積回路内蔵メモリテスト装置 - Google Patents
集積回路内蔵メモリテスト装置Info
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- JPS6318597A JPS6318597A JP61162407A JP16240786A JPS6318597A JP S6318597 A JPS6318597 A JP S6318597A JP 61162407 A JP61162407 A JP 61162407A JP 16240786 A JP16240786 A JP 16240786A JP S6318597 A JPS6318597 A JP S6318597A
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- JP
- Japan
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- memory
- data
- register
- scan path
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000012360 testing method Methods 0.000 title claims abstract description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えばメモリを内蔵する集積回路のメモリデ
ータをテストするためのテスト装置に関するものである
。
ータをテストするためのテスト装置に関するものである
。
第４図は例えば従来のメモリを内蔵する集積回路のブロ
ック図であり２図において（１）は集積回路Ｉ（２）は
メモリアドレスのアドレスデータパラレル入力線、（３
）はアドレスレジスタ、（４）はアドレスレジスタ（３
）からのアドレスデータパラレル出力線、（５）はメモ
リ、 （６）ｉｊメモリ（５）からの出力であるメモリ
データパラレル入力線、（７）はデータレジスタ、（８
）はメモリデータパラレル出力線である。
ック図であり２図において（１）は集積回路Ｉ（２）は
メモリアドレスのアドレスデータパラレル入力線、（３
）はアドレスレジスタ、（４）はアドレスレジスタ（３
）からのアドレスデータパラレル出力線、（５）はメモ
リ、 （６）ｉｊメモリ（５）からの出力であるメモリ
データパラレル入力線、（７）はデータレジスタ、（８
）はメモリデータパラレル出力線である。
第５図は第４図のアドレスレジスタ（３：の一実施例で
あり、 （２）、 （３）は第５図と同一のものであり
、（９）はフリップフロップでるる。なお第４図のデー
タレジスタ（７）も同様の構成となる。
あり、 （２）、 （３）は第５図と同一のものであり
、（９）はフリップフロップでるる。なお第４図のデー
タレジスタ（７）も同様の構成となる。
従来のメモリを内蔵する集積回路は上記のように構成さ
れていたのでメモリ（５）のテストｔｉ接行うことがで
きず、集積回路（１）のシステム動作時に決定されるア
ドレスデータ人力線（２）上の信号がアドレスレジスタ
（３）に設定され、その出力であるアドレスデータパラ
レル出力＋！Ｊｉｉ （４） −１？ 指定されたアド
レスに従ってメモリ（５）はその内容を出力する。メモ
リ（５）の出力であるメモリデータパラレル入力線（６
）はデータレジスタ（７）を介してメモリデータパラレ
ル出力線（８）として集積回路（１）のシステム動作を
制御する。例えばメモリ（５）にエラーがあるとメモリ
データパラレル出力線（８）が正しいデータではないた
め集積回路（１）のシステム動作としては誤動作するこ
とになり。
れていたのでメモリ（５）のテストｔｉ接行うことがで
きず、集積回路（１）のシステム動作時に決定されるア
ドレスデータ人力線（２）上の信号がアドレスレジスタ
（３）に設定され、その出力であるアドレスデータパラ
レル出力＋！Ｊｉｉ （４） −１？ 指定されたアド
レスに従ってメモリ（５）はその内容を出力する。メモ
リ（５）の出力であるメモリデータパラレル入力線（６
）はデータレジスタ（７）を介してメモリデータパラレ
ル出力線（８）として集積回路（１）のシステム動作を
制御する。例えばメモリ（５）にエラーがあるとメモリ
データパラレル出力線（８）が正しいデータではないた
め集積回路（１）のシステム動作としては誤動作するこ
とになり。
そこで初めてエラーを発見することになる。
〔発明が解決しようとする問題点〕
上記のような従来のメモリ内蔵集積回路ではメモリ内に
メモリ製造上の欠陥があり９部分的にＩＪ＠退故障又は
Ｏａ退故障などが存在していてもメモリ（５）の単独テ
ストができないためメモリ（５）の欠陥であっても集積
回路（１）のシステム動作時のエラーとして含まれ、メ
モリ（５）の故障であるということを特定することが困
難である。
メモリ製造上の欠陥があり９部分的にＩＪ＠退故障又は
Ｏａ退故障などが存在していてもメモリ（５）の単独テ
ストができないためメモリ（５）の欠陥であっても集積
回路（１）のシステム動作時のエラーとして含まれ、メ
モリ（５）の故障であるということを特定することが困
難である。
この発明はかかる問題点を解決するためになされ次もの
でメモリ（５）のテストを単独で行うことを可能とし、
メモリ（５）にエラーがあった場合は、そのエラーの発
生したメモリアドレスとメモリデータを轡測可能とし、
メモリ（５）のテストの容易化とエラー発生時のエラー
内容の特定を目的とするものである。
でメモリ（５）のテストを単独で行うことを可能とし、
メモリ（５）にエラーがあった場合は、そのエラーの発
生したメモリアドレスとメモリデータを轡測可能とし、
メモリ（５）のテストの容易化とエラー発生時のエラー
内容の特定を目的とするものである。
この発明に係る集積回路内蔵メモリテスト装ｆｔ、ｌｄ
内蔵メモリのアドレスレジスタをカウンタかつシフトレ
ジスタ構成とし・内蔵メモリの。
内蔵メモリのアドレスレジスタをカウンタかつシフトレ
ジスタ構成とし・内蔵メモリの。
データレジスタをシフトレジスタ構成とするとともにメ
モリデータにパリティピットを付加し、そのパリティチ
ェックテストを連続的に行いパリティチェックエラーが
発生した場合は内蔵メモリのアドレスレジスタと内蔵メ
モリのデータレジスタとをスキャンパスとすることで内
蔵メモリのアドレスレジスタと内蔵メモリのデータレジ
スタの内容を観測可能な構成としたものである。
モリデータにパリティピットを付加し、そのパリティチ
ェックテストを連続的に行いパリティチェックエラーが
発生した場合は内蔵メモリのアドレスレジスタと内蔵メ
モリのデータレジスタとをスキャンパスとすることで内
蔵メモリのアドレスレジスタと内蔵メモリのデータレジ
スタの内容を観測可能な構成としたものである。
この発明におけるパリティピットの付加された集積回路
の内蔵メモリはカウンタ及びスキャンパスを構成する内
蔵メモリのアドレスレジスタと、同様にスキャンパスを
構成する内蔵メモリのデータレジスタとパリティチェッ
ク回路とスキャンパス制御回路とにより、連続的に内蔵
メモリのテストがなされ、メモリデータのエラーが発生
した場合は容易にそのエラー情報を見ることが可能とな
る。
の内蔵メモリはカウンタ及びスキャンパスを構成する内
蔵メモリのアドレスレジスタと、同様にスキャンパスを
構成する内蔵メモリのデータレジスタとパリティチェッ
ク回路とスキャンパス制御回路とにより、連続的に内蔵
メモリのテストがなされ、メモリデータのエラーが発生
した場合は容易にそのエラー情報を見ることが可能とな
る。
第１図はこの発明の一実施例を示すブロック図であり、
（１）、 （２１，（４）、 （６）、 ＋８）、
（９）は上記従来方式と全く同一のものであり、 ００
はスキャンパス制御信号入力ビン群であり、（６）はス
キャンパス制御信号入力ビン群（ＩＧの信号に従ってス
キャンパスを構成するレジスタ類を制御するスキャノパ
ス制御回路であり、（２）はスキャンパス制御回路圓の
出力であるスキャンパス制御信号であり、ａａＵスキャ
ンパスへデータを入力するスキャンパス入力データビン
であり、α４はリセット付きでカウンタ及びシフトレジ
スタ構成のメモリアドレスレジスタでるり、ａＢはメモ
リアドレスレジスタα４をクリアするリセット信号入力
ビンであり、ＱＱはパリティピットの付加されたデータ
が格納されているパリティ付きメモリであり、（ロ）は
パリティ付きメモリ鵠からのデータを入力しエラー検知
のためのパリティチェックを行うパリティチェック回路
であり、■はパリティチェック回路（至）の正誤判定信
号でメモリアドレスレジスタａ４のカウントアツプを禁
止するカウントイネーブル信号であり、（２）はパリテ
ィ付きメモリ（２）の出力データをラッチし、スキャン
パス制御回路圓の制御の基にメモリアドレスレジスタα
４と共にスキャンパスを構成するシフトレジスタ機能を
有するメモリデータレジスタであり、勾はメモリアドレ
スレジスタα４の最終段の出力とメモリデータレジスタ
の初段とをつなぐスキャンデータ線であり、＠はメモリ
データレジスタの最終段のデータを出力するスキャンパ
ス出力ビンである。
（１）、 （２１，（４）、 （６）、 ＋８）、
（９）は上記従来方式と全く同一のものであり、 ００
はスキャンパス制御信号入力ビン群であり、（６）はス
キャンパス制御信号入力ビン群（ＩＧの信号に従ってス
キャンパスを構成するレジスタ類を制御するスキャノパ
ス制御回路であり、（２）はスキャンパス制御回路圓の
出力であるスキャンパス制御信号であり、ａａＵスキャ
ンパスへデータを入力するスキャンパス入力データビン
であり、α４はリセット付きでカウンタ及びシフトレジ
スタ構成のメモリアドレスレジスタでるり、ａＢはメモ
リアドレスレジスタα４をクリアするリセット信号入力
ビンであり、ＱＱはパリティピットの付加されたデータ
が格納されているパリティ付きメモリであり、（ロ）は
パリティ付きメモリ鵠からのデータを入力しエラー検知
のためのパリティチェックを行うパリティチェック回路
であり、■はパリティチェック回路（至）の正誤判定信
号でメモリアドレスレジスタａ４のカウントアツプを禁
止するカウントイネーブル信号であり、（２）はパリテ
ィ付きメモリ（２）の出力データをラッチし、スキャン
パス制御回路圓の制御の基にメモリアドレスレジスタα
４と共にスキャンパスを構成するシフトレジスタ機能を
有するメモリデータレジスタであり、勾はメモリアドレ
スレジスタα４の最終段の出力とメモリデータレジスタ
の初段とをつなぐスキャンデータ線であり、＠はメモリ
データレジスタの最終段のデータを出力するスキャンパ
ス出力ビンである。
第２図は第１図のメモリアドレスレジスタα４の一実施
ｆｌＪ”ｅ６す、 （ｚｌ、 （４）、 （１３，ａ３
． ｃＬ！９． Ｑｌは第１図と同一のものであり、＠
は十−増分するインクリメンタ−であり、＠は３者択一
のセレクターであり、（至）はクリア機能付きフリップ
フロップである。
ｆｌＪ”ｅ６す、 （ｚｌ、 （４）、 （１３，ａ３
． ｃＬ！９． Ｑｌは第１図と同一のものであり、＠
は十−増分するインクリメンタ−であり、＠は３者択一
のセレクターであり、（至）はクリア機能付きフリップ
フロップである。
第３図は第１図のメモリデータレジスタ（至）の一実施
例であり、 （６）、 （８１，（９）、（２）ｌ（ホ
）、（２）は第１図、第２図と同一のものであり、ｔＡ
は２者択一のセレクターである。
例であり、 （６）、 （８１，（９）、（２）ｌ（ホ
）、（２）は第１図、第２図と同一のものであり、ｔＡ
は２者択一のセレクターである。
上記のように構成された集積回路内蔵メモリテスト方式
において、内蔵メモリの全データをテストしその結果エ
ラーが発生した場合、−ｆ：のエラー情報を容易に観測
することが可能でろる。例えばリセット信号入力ビン（
イ）を有意にしメモリアドレスレジスタ（ロ）の内容を
オールゼロにした後、スキャンパス制御信号入力ビン群
叫からスキャンパス制御回路（ロ）へ所要の入力信号を
印加し、メモリアドレスレジスタＱ４をカウントアツプ
させ、そのカウントアツプ毎にパリティ付きメモリ（至
）からの出力データであるメモリデータパラレル入力線
（６）をパリティチェック回路αりを介してメモリデー
タの正誤判定を行うと共にメモリデータレジスタ（至）
にデータをとり込む０パリテイチ工ツク回路の正誤判定
の結果、データが正常であればカウントイネーブル信号
（７）を有意の状態に保ちメモリアドレスレジスタα４
のカウントアツプを継続しパリティ付きメモリＱ６の次
アドレス内のデータを同様にテストし。
において、内蔵メモリの全データをテストしその結果エ
ラーが発生した場合、−ｆ：のエラー情報を容易に観測
することが可能でろる。例えばリセット信号入力ビン（
イ）を有意にしメモリアドレスレジスタ（ロ）の内容を
オールゼロにした後、スキャンパス制御信号入力ビン群
叫からスキャンパス制御回路（ロ）へ所要の入力信号を
印加し、メモリアドレスレジスタＱ４をカウントアツプ
させ、そのカウントアツプ毎にパリティ付きメモリ（至
）からの出力データであるメモリデータパラレル入力線
（６）をパリティチェック回路αりを介してメモリデー
タの正誤判定を行うと共にメモリデータレジスタ（至）
にデータをとり込む０パリテイチ工ツク回路の正誤判定
の結果、データが正常であればカウントイネーブル信号
（７）を有意の状態に保ちメモリアドレスレジスタα４
のカウントアツプを継続しパリティ付きメモリＱ６の次
アドレス内のデータを同様にテストし。
最終的にパリティ付きメモリ叫の全アドレス内のデータ
をテストする。パリティチェック回路の正誤判定の結果
、データが誤りであればカウントイネーブル信号（ト）
を非有意の状態にし、メモリアドレスレジスタα−のカ
ウントアツプを禁止する。その時のメモリアドレスレジ
スタＱ４にはエラーを起こしたパリティ付メモリαＱの
データのアドレスが又、メモリデータレジスタ四にはエ
ラーを起゛ζしたパリティ付メモリＱｃＩのデータがそ
れぞれラッチされているのでスキャンパス制御信号入力
ビン群（ト）からスキャンパスｆｌｆｌＪ１１回路０へ
所要の入力信号を印加しメモリアドレスレジスタα４と
メモリデータレジスタα−をスキャンパス構成とし、メ
モリアビレスレ９２２０着とメモリデータレジスタ（至
）の各々のデータをシリアルにスキャンパス出力ビン（
２）から出力させてエラー情報を観測することができる
。
をテストする。パリティチェック回路の正誤判定の結果
、データが誤りであればカウントイネーブル信号（ト）
を非有意の状態にし、メモリアドレスレジスタα−のカ
ウントアツプを禁止する。その時のメモリアドレスレジ
スタＱ４にはエラーを起こしたパリティ付メモリαＱの
データのアドレスが又、メモリデータレジスタ四にはエ
ラーを起゛ζしたパリティ付メモリＱｃＩのデータがそ
れぞれラッチされているのでスキャンパス制御信号入力
ビン群（ト）からスキャンパスｆｌｆｌＪ１１回路０へ
所要の入力信号を印加しメモリアドレスレジスタα４と
メモリデータレジスタα−をスキャンパス構成とし、メ
モリアビレスレ９２２０着とメモリデータレジスタ（至
）の各々のデータをシリアルにスキャンパス出力ビン（
２）から出力させてエラー情報を観測することができる
。
なお１本発明はメモリアドレスレジスタα４とメモリデ
ータレジスタ（至）から構成されるスキャンパスを使用
してメモリアドレスレジスタα４に任意のアドレスを設
定し、パリティ付きメモリ（２）の任意のデータを観測
することができることはいうまでもない。
ータレジスタ（至）から構成されるスキャンパスを使用
してメモリアドレスレジスタα４に任意のアドレスを設
定し、パリティ付きメモリ（２）の任意のデータを観測
することができることはいうまでもない。
この発明は以上説明したとおり、集積回路に内蔵され次
メモリの全データを自動的にテストすることができ、か
つメモリデータのエラーが発生し九場合−そのエラー情
報を観測することができるため、集積回路に内蔵された
データを容易検証することができるという効果がある。
メモリの全データを自動的にテストすることができ、か
つメモリデータのエラーが発生し九場合−そのエラー情
報を観測することができるため、集積回路に内蔵された
データを容易検証することができるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図に示すものの一部実施例を示す図、第３図は第
１図に示すものの実施例を示す図、＄４図は従来のメモ
リを内蔵する集積回路のブロック図、第５図は第４図に
示すものの実施例を示す図である。 図において（１）は集積回路、（２）はアドレスデータ
パラレル入力線、（３）はアドレスレジスタ、（４）は
アドレスデータパラレル出力Ｍ、（５）はメモリ、 （
６）ｄメそりデータパラレル入力ｍ、＜７）はデータレ
ジスタ、 （８）１１１メモリデータパラレル出力線、
（９）はフリップフロップ、 ＱＱはスキャンパス制御
信号入力ビン群、東はスキャンバス制御回路、Ｑ２はス
キャンパス制御信号、０３はスキャンパス入力データビ
ン、α４ｄメモリアドレスレジスタ、ＱＳＨリセット信
号入力ピン、囮はパリテイ付きメモリ、αηはパリティ
チェック回路、ｏ８はカウントイネーブル信号、０ｇは
メモリデータレジスタ、（１）はスキャンデータ緑、＠
はスキャンパス出力ピン１ｇ２はインクリメ／ター＝＠
Ｉｄ、３者択−のセレクター、＠ハクリア機能付きフリ
ップフロッグ、（２）は２者択一のセレクターである。 なお各図中の同一符号は同−又は相当部分を示すもので
ある。
は第１図に示すものの一部実施例を示す図、第３図は第
１図に示すものの実施例を示す図、＄４図は従来のメモ
リを内蔵する集積回路のブロック図、第５図は第４図に
示すものの実施例を示す図である。 図において（１）は集積回路、（２）はアドレスデータ
パラレル入力線、（３）はアドレスレジスタ、（４）は
アドレスデータパラレル出力Ｍ、（５）はメモリ、 （
６）ｄメそりデータパラレル入力ｍ、＜７）はデータレ
ジスタ、 （８）１１１メモリデータパラレル出力線、
（９）はフリップフロップ、 ＱＱはスキャンパス制御
信号入力ビン群、東はスキャンバス制御回路、Ｑ２はス
キャンパス制御信号、０３はスキャンパス入力データビ
ン、α４ｄメモリアドレスレジスタ、ＱＳＨリセット信
号入力ピン、囮はパリテイ付きメモリ、αηはパリティ
チェック回路、ｏ８はカウントイネーブル信号、０ｇは
メモリデータレジスタ、（１）はスキャンデータ緑、＠
はスキャンパス出力ピン１ｇ２はインクリメ／ター＝＠
Ｉｄ、３者択−のセレクター、＠ハクリア機能付きフリ
ップフロッグ、（２）は２者択一のセレクターである。 なお各図中の同一符号は同−又は相当部分を示すもので
ある。
Claims (1)
- 集積回路に内蔵されパリテイビットの付加されたデー
タが格納されているメモリと、上記メモリのアドレスを
指示し所要の制御の基にカウンタ又はシフトレジスタと
なるメモリアドレスレジスタと、上記メモリの出力であ
るパリテイビット付きのメモリデータをラッチし所要の
制御の基にシフトレジスタとなるメモリデータレジスタ
と、上記メモリの出力であるパリテイビット付きのメモ
リデータを入力しパリテイエラーの有無をチェックし上
記メモリアドレスのカウント動作を制御するパリテイチ
ェック回路と、所要の制御により上記メモリアドレスレ
ジスタと上記メモリデータレジスタとを、パラレルデー
タ入力／パラレルデータ出力か、シリアルデータ入力／
シリアルデータ出力かに切換えるスキャンパス制御回路
とを備えたことを特徴とする集積回路内蔵メモリテスト
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61162407A JPS6318597A (ja) | 1986-07-10 | 1986-07-10 | 集積回路内蔵メモリテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61162407A JPS6318597A (ja) | 1986-07-10 | 1986-07-10 | 集積回路内蔵メモリテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318597A true JPS6318597A (ja) | 1988-01-26 |
Family
ID=15754017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61162407A Pending JPS6318597A (ja) | 1986-07-10 | 1986-07-10 | 集積回路内蔵メモリテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318597A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6073267A (en) * | 1996-09-25 | 2000-06-06 | Nec Corporation | Semiconductor integrated circuit with error detecting circuit |
-
1986
- 1986-07-10 JP JP61162407A patent/JPS6318597A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6073267A (en) * | 1996-09-25 | 2000-06-06 | Nec Corporation | Semiconductor integrated circuit with error detecting circuit |
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