JPS5930300A - 集積ｍｏｓ型メモリ回路素子 - Google Patents
集積ｍｏｓ型メモリ回路素子Info
- Publication number
- JPS5930300A JPS5930300A JP57140704A JP14070482A JPS5930300A JP S5930300 A JPS5930300 A JP S5930300A JP 57140704 A JP57140704 A JP 57140704A JP 14070482 A JP14070482 A JP 14070482A JP S5930300 A JPS5930300 A JP S5930300A
- Authority
- JP
- Japan
- Prior art keywords
- address
- parity
- signal
- circuit
- memory circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積ＭＯ８型メモリ回路素子の回路構成に関
する。
する。
従来、一般にアドレス・パリティ・チェックを採用した
記憶装置においては、ＣＰＵからアドレス信号とアドレ
ス・パリティ信号を一諸に供給してもらう事により記憶
装置の入口付近においてのみアドレス信号のパリティ・
チェックを実施していた。従って、ＣＰＵ〜記憶装置間
におけるアドレス信号の経路の障害については高い検出
能力を有しているが、記憶装置内のアドレス・パリティ
・チェック回路が接続されている信号線以降のアドレス
信号の経路の障害については全く検出能力を持たないと
いう欠点があった。
記憶装置においては、ＣＰＵからアドレス信号とアドレ
ス・パリティ信号を一諸に供給してもらう事により記憶
装置の入口付近においてのみアドレス信号のパリティ・
チェックを実施していた。従って、ＣＰＵ〜記憶装置間
におけるアドレス信号の経路の障害については高い検出
能力を有しているが、記憶装置内のアドレス・パリティ
・チェック回路が接続されている信号線以降のアドレス
信号の経路の障害については全く検出能力を持たないと
いう欠点があった。
第１図は、従来のＣＰＵ〜記憶装置間のみの経路のアド
レス信号のパリティ・チェックを目的とした一例のブロ
ック図で、ｆはＣＰＵ、２．は記憶装置、３はＣＰＵか
ら記憶装置に供給されるアドレス信号、４は同じ（ＣＰ
Ｕから記憶装置に供給されるアドレス・パリティ信号、
５はＣＰＵと記憶装置間のインタフェース制御信号、１
０〜１２はアドレス・パックア回路、１３はＣＰＵＩか
らのアドレス信号３からパリティ信号を発生するパリテ
ィ発生回路１４と、ＣＰＵＩからのアドレス・ハリティ
信号４と前記パリティ発生回路１４の出力と紮比較する
比較回路１５とから成るアドレスパリティ・チェック回
路、１６は記憶装置２内の種々の制御信号を発生してい
る制御回路、２０は集積ＭＯ８型メモリ回路素子、３０
〜３３はアドレス・バッファ回路（ＡＢ３）１２と集９
’ＭＯ８型メモリ回路素子２０等から成るメモリ・カー
ドをそれぞれ示す。
レス信号のパリティ・チェックを目的とした一例のブロ
ック図で、ｆはＣＰＵ、２．は記憶装置、３はＣＰＵか
ら記憶装置に供給されるアドレス信号、４は同じ（ＣＰ
Ｕから記憶装置に供給されるアドレス・パリティ信号、
５はＣＰＵと記憶装置間のインタフェース制御信号、１
０〜１２はアドレス・パックア回路、１３はＣＰＵＩか
らのアドレス信号３からパリティ信号を発生するパリテ
ィ発生回路１４と、ＣＰＵＩからのアドレス・ハリティ
信号４と前記パリティ発生回路１４の出力と紮比較する
比較回路１５とから成るアドレスパリティ・チェック回
路、１６は記憶装置２内の種々の制御信号を発生してい
る制御回路、２０は集積ＭＯ８型メモリ回路素子、３０
〜３３はアドレス・バッファ回路（ＡＢ３）１２と集９
’ＭＯ８型メモリ回路素子２０等から成るメモリ・カー
ドをそれぞれ示す。
このような従来の記憶装置のパリティ・チェック方式で
は、ＣＰＵ〜記憶装置間のアドレス信号の経路のみのパ
リティ・チェックのため、記憶装置２がＣＰＵ１からア
クセスされた時にアドレス信号の障害が例えば第１図の
点で発生した場合には、障害の存在するアドレス信号３
とＣＰＵから供給される正常なアドレス・パリティ信号
４を入力とするアドレス・パリティ・チェック回路１３
は障害を検出できる。しかし、アドレス信号の障害が第
１図■点又は０点で発生した場合は、ＣＰＵ〜記憶装置
間における経路のアドレス信号は正常なためアドレス・
パリティ・チェック回路１３は０点又は０点の異常を検
出できない。
は、ＣＰＵ〜記憶装置間のアドレス信号の経路のみのパ
リティ・チェックのため、記憶装置２がＣＰＵ１からア
クセスされた時にアドレス信号の障害が例えば第１図の
点で発生した場合には、障害の存在するアドレス信号３
とＣＰＵから供給される正常なアドレス・パリティ信号
４を入力とするアドレス・パリティ・チェック回路１３
は障害を検出できる。しかし、アドレス信号の障害が第
１図■点又は０点で発生した場合は、ＣＰＵ〜記憶装置
間における経路のアドレス信号は正常なためアドレス・
パリティ・チェック回路１３は０点又は０点の異常を検
出できない。
又、アドレス・バッファ回路１０〜１３の数量は、集積
ＭＯＳメモリ回路素子２０の数組増加に比例する性楕を
有しているため、年々記憶装置の記憶容量が増加する一
方の状況下においては、集積ＭＯ８型メモリ回路紫子２
０についで多数使用されるに至っている。従って、細か
性低下の大きな要因がアトｔ／ス・バッファ回路にある
にもかかわらず、第１図の従来のパリティ・チェック方
式は何ら効果がなかった。
ＭＯＳメモリ回路素子２０の数組増加に比例する性楕を
有しているため、年々記憶装置の記憶容量が増加する一
方の状況下においては、集積ＭＯ８型メモリ回路紫子２
０についで多数使用されるに至っている。従って、細か
性低下の大きな要因がアトｔ／ス・バッファ回路にある
にもかかわらず、第１図の従来のパリティ・チェック方
式は何ら効果がなかった。
本発明は、記憶装置のアドレス・パリティ・チェック回
路をＣＰＵからのアドレス信号の受入れ口に設けるので
はなく、記憶装置内のアドレス信号経路の末端の集ＩＪ
Ｍ ＯＳ型メモリ回路素子内に設けることにより、Ｃ
ＰＵ〜記憶装置間のアドレス信号の障害だけではなく、
ＣＰＵから集ｉ（Ｍ Ｏ８型メモリ回路素子内に至るア
ドレス信号のほぼ全ての経路の障害を検出しようとする
ものでちる。
路をＣＰＵからのアドレス信号の受入れ口に設けるので
はなく、記憶装置内のアドレス信号経路の末端の集ＩＪ
Ｍ ＯＳ型メモリ回路素子内に設けることにより、Ｃ
ＰＵ〜記憶装置間のアドレス信号の障害だけではなく、
ＣＰＵから集ｉ（Ｍ Ｏ８型メモリ回路素子内に至るア
ドレス信号のほぼ全ての経路の障害を検出しようとする
ものでちる。
また集積ＭＯＳメモリ回路素子内に設けたアドレス・パ
リティ・チェック回路の出力は新たに出力端子を設ける
のではなく、集積ＭＯＳメモリ回路素子が書込（ライト
）動作時間中は全期間、又読出動作（リード）／読出動
作後書込（リード・モディファイ・ライト）時間中は前
半の期間全く使用していない読出データ端子を時分割で
空いている前半を使用することにより、端子の増加を避
けると共に端子及び空き時間の“有効活用をはかシ、更
に従来の集積ＭＯ８型メモリ回路素子との互換性を保つ
ように考りょした。
リティ・チェック回路の出力は新たに出力端子を設ける
のではなく、集積ＭＯＳメモリ回路素子が書込（ライト
）動作時間中は全期間、又読出動作（リード）／読出動
作後書込（リード・モディファイ・ライト）時間中は前
半の期間全く使用していない読出データ端子を時分割で
空いている前半を使用することにより、端子の増加を避
けると共に端子及び空き時間の“有効活用をはかシ、更
に従来の集積ＭＯ８型メモリ回路素子との互換性を保つ
ように考りょした。
次に本発明の実施例について図面を参照して説明する。
第２図はこの発明の集積ＭＯ８型メモリ回路素子の一実
施例を示している。
施例を示している。
第２図において、アドレス（Ａ６−Ａｒ＋ ） １００
゜ロウ・アドレス・ストローブ（ＲＡＳ）１１０゜カラ
ム・アドレス・ストローブ（ＣＡＳ）１２０゜ライト・
イネーブル（ＷＥ）１３０．書込データ（ＤＩＮ）１４
０を入力、読出データ（ＤｏＵＴ）１５０を出力とし、
ＲＡＳクロック発生回路２１．ロウ・アドレス・ラッチ
回路２２．ＣＡＳクロック発生回路２３．カラム・アド
レス・ラッチ回路２４゜ライト・クロック発生回路２５
．データ入力ラッチ回ＦＩ１５２６ ＋ ｙコーダ、メ
モリ・セル、センス・アンプ等から成るメモリ・セル・
マトリックス２７゜データ出力ラッチ回路２８から構成
される一般的構成要素からなる集積Ｍ、Ｏ８型メモリ回
路素子を示しておシ、ロウ・アドレス・ラッチ回路２２
の出力（Ｘ）とカラム・アドレス・ラッチ回路２４の出
力（Ｙ）を入力とするパリティ発生回路４０゜パリティ
発生回路４０から出力されるパリティ信号（Ｚ）を読出
データ（ＤＯＵＴ ） １５０に出力するゲート回路（
３ステー））５０．ゲート回路５０の開閉のタイミング
信号（Ｗ）を発生するパリティ出力タイミング発生回路
６０から成るアドレス・パリティ発生回路７０が新しく
追加されている。
゜ロウ・アドレス・ストローブ（ＲＡＳ）１１０゜カラ
ム・アドレス・ストローブ（ＣＡＳ）１２０゜ライト・
イネーブル（ＷＥ）１３０．書込データ（ＤＩＮ）１４
０を入力、読出データ（ＤｏＵＴ）１５０を出力とし、
ＲＡＳクロック発生回路２１．ロウ・アドレス・ラッチ
回路２２．ＣＡＳクロック発生回路２３．カラム・アド
レス・ラッチ回路２４゜ライト・クロック発生回路２５
．データ入力ラッチ回ＦＩ１５２６ ＋ ｙコーダ、メ
モリ・セル、センス・アンプ等から成るメモリ・セル・
マトリックス２７゜データ出力ラッチ回路２８から構成
される一般的構成要素からなる集積Ｍ、Ｏ８型メモリ回
路素子を示しておシ、ロウ・アドレス・ラッチ回路２２
の出力（Ｘ）とカラム・アドレス・ラッチ回路２４の出
力（Ｙ）を入力とするパリティ発生回路４０゜パリティ
発生回路４０から出力されるパリティ信号（Ｚ）を読出
データ（ＤＯＵＴ ） １５０に出力するゲート回路（
３ステー））５０．ゲート回路５０の開閉のタイミング
信号（Ｗ）を発生するパリティ出力タイミング発生回路
６０から成るアドレス・パリティ発生回路７０が新しく
追加されている。
又、第３図は第２図に示された本発明の一実施例での集
積ＭＯ８型メモリ回路素子の動作を説明するための波形
図である。第３図において、波形１００．１１０，１２
０．Ｘ５０は第２図と同様それぞれア≧ス（Ａ ６−Ａ
ｎ ） ＋ Ｏウアドレス・ストローブ（几Ａｓ）、
カラム・アドレスｅストローブ（ＣＡＳ）、読出データ
（ＤＯＵＴ ）の波形を示している。
積ＭＯ８型メモリ回路素子の動作を説明するための波形
図である。第３図において、波形１００．１１０，１２
０．Ｘ５０は第２図と同様それぞれア≧ス（Ａ ６−Ａ
ｎ ） ＋ Ｏウアドレス・ストローブ（几Ａｓ）、
カラム・アドレスｅストローブ（ＣＡＳ）、読出データ
（ＤＯＵＴ ）の波形を示している。
以下第３図の波形図により第２図の本発明の実施例を示
す。集積ＭＯ８型メモリ回路素子の動作としては、書込
動作（ライト）、読出動作（リード）、読出動作後壱込
動作（リード・モディファイ・ライト）、リフレッシュ
動作等があるがここでは代表的な読出動作（リード）の
場合について説明する。
す。集積ＭＯ８型メモリ回路素子の動作としては、書込
動作（ライト）、読出動作（リード）、読出動作後壱込
動作（リード・モディファイ・ライト）、リフレッシュ
動作等があるがここでは代表的な読出動作（リード）の
場合について説明する。
まず、波形１００即ちアドレス（Ａｎ−Ａ、）がロウ・
アドレス情報とカラム・アドレス情報が時分割で与えら
れる（２回転送）と波形１１０に示すロウ・アドレス・
ストローブ（Ｒ，Ａ、８）の立下りによりロウ・アドレ
ス情報が第２図に示すロウ・アドレス・ラッチ回路２２
でランチされ、ついで波形１２０に示すカラム・アドレ
ス愉ストローブ（ＣＡＳ）の立下りによりカラム・アド
レス情報が同じく第２図に示すカラム・アドレス・ラッ
チＭ２４でラッチされる。第２図に示すロウ・アドレス
・ラッチ回路２２とカラム・アドレス・ラッチ回路２４
の出力（Ｘ、Ｙ）を第３図に波形Ｘ、Ｙとしてそれぞれ
示す。
アドレス情報とカラム・アドレス情報が時分割で与えら
れる（２回転送）と波形１１０に示すロウ・アドレス・
ストローブ（Ｒ，Ａ、８）の立下りによりロウ・アドレ
ス情報が第２図に示すロウ・アドレス・ラッチ回路２２
でランチされ、ついで波形１２０に示すカラム・アドレ
ス愉ストローブ（ＣＡＳ）の立下りによりカラム・アド
レス情報が同じく第２図に示すカラム・アドレス・ラッ
チＭ２４でラッチされる。第２図に示すロウ・アドレス
・ラッチ回路２２とカラム・アドレス・ラッチ回路２４
の出力（Ｘ、Ｙ）を第３図に波形Ｘ、Ｙとしてそれぞれ
示す。
波形Ｘ、Ｙ即ちロウ・アドレスとカラム・アドレスが入
力されるとパリティ発生回路（第２図４０）はパリティ
信号（札２図Ｚ）を出力する。パリティ信号を波形２に
示す。波形Ｘ、Ｙは同時にメモリ・セ、ル・マトリック
ス（第２図２７）に与えられ、指定されたアドレスから
読出怪・報が出力されデータ出力ラッチ回路（蕗２図２
８）でラッチされる。データ出力ラッテｌ路（詰２図２
８）によシラッチされた読出情報は読比データ（ＤＯＵ
ア）端子（第２図１５０）に出力される。波形１５０は
参考のため従来の場合、即ち集積Ｍ ＯＳ型メモリ回路
素子にアドレス・パリティ発生回路が内紙されていない
時の読出データを示ず。波形１５０から良＜ ’ｆ４Ｊ
るように波形１２０のカラム・アドレス・ストローブＣ
ＡＳの立下りから”’ＣＡＣ（一般に１００〜２００
ｎｓ程度）の期間読出データ（ＤＯＵＴ ）端子には何
も出力されていない（ハイ・インピーダンス状態）。
力されるとパリティ発生回路（第２図４０）はパリティ
信号（札２図Ｚ）を出力する。パリティ信号を波形２に
示す。波形Ｘ、Ｙは同時にメモリ・セ、ル・マトリック
ス（第２図２７）に与えられ、指定されたアドレスから
読出怪・報が出力されデータ出力ラッチ回路（蕗２図２
８）でラッチされる。データ出力ラッテｌ路（詰２図２
８）によシラッチされた読出情報は読比データ（ＤＯＵ
ア）端子（第２図１５０）に出力される。波形１５０は
参考のため従来の場合、即ち集積Ｍ ＯＳ型メモリ回路
素子にアドレス・パリティ発生回路が内紙されていない
時の読出データを示ず。波形１５０から良＜ ’ｆ４Ｊ
るように波形１２０のカラム・アドレス・ストローブＣ
ＡＳの立下りから”’ＣＡＣ（一般に１００〜２００
ｎｓ程度）の期間読出データ（ＤＯＵＴ ）端子には何
も出力されていない（ハイ・インピーダンス状態）。
本発明は、この読出データ（ＤＯＵＴ ）端子１５０に
何も出力されていない期間をパリティ情報を出力するた
めに利用しようとするものである。波形１５０′は本発
明の場合の読出データ（ＤＯＵＴ ’）を示す。波形１
５０′から明らかなように、データ出力ラッチ回路（第
２図２８）から読出情報が出力される以前にパリティ発
生回路（第２図４０）からのパリティ信号（Ｚ）を出力
している。時分割で出力するためにゲート回路（第２図
５０）にタイミング信号（Ｗ）をパリティ出力タイミン
グ発生回路（第２図６０）から与えている。このタイミ
ング信号を波形Ｗに示す。
何も出力されていない期間をパリティ情報を出力するた
めに利用しようとするものである。波形１５０′は本発
明の場合の読出データ（ＤＯＵＴ ’）を示す。波形１
５０′から明らかなように、データ出力ラッチ回路（第
２図２８）から読出情報が出力される以前にパリティ発
生回路（第２図４０）からのパリティ信号（Ｚ）を出力
している。時分割で出力するためにゲート回路（第２図
５０）にタイミング信号（Ｗ）をパリティ出力タイミン
グ発生回路（第２図６０）から与えている。このタイミ
ング信号を波形Ｗに示す。
第４図に第２図に示した本発明−実施の集積Ｍ。
Ｏ８型メモリ回路素子を使用した記憶装置の例を示す。
第４図において、１，２，３．４，５．１０〜１２．１
６は第１図の従来例と同様それぞれＣＰＵＩ、記憶装置
２．アドレス信号３．アドレス・パリティ信号４．イン
タフェース制御信号感。
６は第１図の従来例と同様それぞれＣＰＵＩ、記憶装置
２．アドレス信号３．アドレス・パリティ信号４．イン
タフェース制御信号感。
アドレス・バッファ回路１０〜１２．制御回路１６を示
しており、６はＣＰＵ１へのデータ出力信号。
しており、６はＣＰＵ１へのデータ出力信号。
１７はデータ出力７２７７回路＋ ２０１０〜２０’１
８は第２図に示した本発明一実施例の集私ＭＯ８型メモ
リ回路素子、３０′〜３３′は本発明の集積ＭＯ８型メ
モリ回路素子２０′とアドレス・バッファ回路１２等（
他の制御信号は省略）からなるメモリ・カード、８０は
ＣＰ Ｕ １から供給苓れるアドレス・パリティ信号４
とメモリ・カード３０′〜３３′から出力データ・バス
信号線１８を経由しＣ送られてくるパリティ信号を比較
する回路（ＣＯＭＰ）からなるアドレス・パリティ・エ
ラー検出回路をそれぞれ示す。
８は第２図に示した本発明一実施例の集私ＭＯ８型メモ
リ回路素子、３０′〜３３′は本発明の集積ＭＯ８型メ
モリ回路素子２０′とアドレス・バッファ回路１２等（
他の制御信号は省略）からなるメモリ・カード、８０は
ＣＰ Ｕ １から供給苓れるアドレス・パリティ信号４
とメモリ・カード３０′〜３３′から出力データ・バス
信号線１８を経由しＣ送られてくるパリティ信号を比較
する回路（ＣＯＭＰ）からなるアドレス・パリティ・エ
ラー検出回路をそれぞれ示す。
第１図の従来例の記憶装置の構成と比較十れは明確なよ
うに本発明の一実施例による第４図の構成では、ＣＰＵ
Ｉから受取りそして分配されているアドレス信号３は、
全ての経路の末端（集積ＭＯ８型メモリ回路素子内）で
パリティ信号が作られているために、アドレス信号の経
路のいかなる個所の障害でも検出できる。例えば、第４
図においてメモリ・カード３０′の中の２０′ｏ〜２０
’ｙ（１バイト巾）の集積ＭＯ８型メモリ回路素子が選
択されている時、■点、■点、■点のいずれの位置にア
ドレス信号の障害がおっても、集積へ１０８型メモリ回
路素子２０′ｏ〜２０′７で作られたパリティ信号とＣ
ＰＵ１からのアドレス・パリティ信号４とをアドレス・
パリティ・エラー検出回路８０で比較すれば全て不一致
となり、障害が存在することが検出でｔ！る。
うに本発明の一実施例による第４図の構成では、ＣＰＵ
Ｉから受取りそして分配されているアドレス信号３は、
全ての経路の末端（集積ＭＯ８型メモリ回路素子内）で
パリティ信号が作られているために、アドレス信号の経
路のいかなる個所の障害でも検出できる。例えば、第４
図においてメモリ・カード３０′の中の２０′ｏ〜２０
’ｙ（１バイト巾）の集積ＭＯ８型メモリ回路素子が選
択されている時、■点、■点、■点のいずれの位置にア
ドレス信号の障害がおっても、集積へ１０８型メモリ回
路素子２０′ｏ〜２０′７で作られたパリティ信号とＣ
ＰＵ１からのアドレス・パリティ信号４とをアドレス・
パリティ・エラー検出回路８０で比較すれば全て不一致
となり、障害が存在することが検出でｔ！る。
このように本発明のアドレス・パリティ発生回路を内蔵
した年私λ１０Ｓ型メモリ回路ｆ子を使用すれば、記ｆ
Ｘｊ装置のメモリ・カードはその捷まで従来のアドレス
・パリティ・チェ、り回路部をわずかに変更することに
よシ、大幅にダ守性の高い記憶１＋ｆｆｉを実現できる
。又、前述のように近年記憶装置の記憶容量の増大は天
井知らずの感があり、記憶容量が増加すれば集積ＭＯ８
型メモリ回路素子ｆ′１．も増加［７、更にアドレス、
・バッファ回路の数も比例し７て増加する。その為アド
レス・バッファ回路の障害発生の確率も増大してきてい
るので無視できなくなっている。このような状況下にお
いて、本発明に示した如くアドレス信号経路の末端即ち
集積ＭＯ８型メモリ回路素子内にパリティ信号を発生す
る回路を持込むことは非常に有効かつ確実な方式・と言
える。
した年私λ１０Ｓ型メモリ回路ｆ子を使用すれば、記ｆ
Ｘｊ装置のメモリ・カードはその捷まで従来のアドレス
・パリティ・チェ、り回路部をわずかに変更することに
よシ、大幅にダ守性の高い記憶１＋ｆｆｉを実現できる
。又、前述のように近年記憶装置の記憶容量の増大は天
井知らずの感があり、記憶容量が増加すれば集積ＭＯ８
型メモリ回路素子ｆ′１．も増加［７、更にアドレス、
・バッファ回路の数も比例し７て増加する。その為アド
レス・バッファ回路の障害発生の確率も増大してきてい
るので無視できなくなっている。このような状況下にお
いて、本発明に示した如くアドレス信号経路の末端即ち
集積ＭＯ８型メモリ回路素子内にパリティ信号を発生す
る回路を持込むことは非常に有効かつ確実な方式・と言
える。
又、第２図、第３図に示したように本発明はデータ出力
（ＤＯＵＴ ）端子が時間的に空いている（ハイ・イン
ピーダンス状態）期間をうまく利用してパリティ信号を
出力しているので端子の増加を必要とせず従来の集積Ｍ
Ｏ８型メモリ回路素子と全く互換性を保っている。従っ
て、本集積ＭＯ８型メモリ回路素子の使用者にとっても
使い易い回路素子である。尚、従来の集積ＭＯ８型メモ
リ回路素子に本１発明部分のパリティ信号発生回路を追
加内蔵させることは、全体の素子数から見れば微々たる
素尺の増加で実現でき、高集積大容量化が進められてい
る中において、本パリティ信号発生回路の追加は集積Ｍ
Ｏ８型メモリ回路素子単体で見ても信頼性の向上を期待
できる有効な手段である。
（ＤＯＵＴ ）端子が時間的に空いている（ハイ・イン
ピーダンス状態）期間をうまく利用してパリティ信号を
出力しているので端子の増加を必要とせず従来の集積Ｍ
Ｏ８型メモリ回路素子と全く互換性を保っている。従っ
て、本集積ＭＯ８型メモリ回路素子の使用者にとっても
使い易い回路素子である。尚、従来の集積ＭＯ８型メモ
リ回路素子に本１発明部分のパリティ信号発生回路を追
加内蔵させることは、全体の素子数から見れば微々たる
素尺の増加で実現でき、高集積大容量化が進められてい
る中において、本パリティ信号発生回路の追加は集積Ｍ
Ｏ８型メモリ回路素子単体で見ても信頼性の向上を期待
できる有効な手段である。
本発明は以上説明したように、集積ＭＯ８型メモリ回路
素子に出力端子を増加しないでパリティ発生回路を内蔵
したので、本集積ＭＯ８型メモリ回路素子を使用した記
憶装置においては、メモリ・セル・マトリックスを除く
全ての個所のアドレス障害の検出が可能となシ、又従来
の集積ＭＯｆＳ型メモツメモリ回路素子物理的、電気的
に区別なく使用できる効果・特徴がある。
素子に出力端子を増加しないでパリティ発生回路を内蔵
したので、本集積ＭＯ８型メモリ回路素子を使用した記
憶装置においては、メモリ・セル・マトリックスを除く
全ての個所のアドレス障害の検出が可能となシ、又従来
の集積ＭＯｆＳ型メモツメモリ回路素子物理的、電気的
に区別なく使用できる効果・特徴がある。
第１図は従来の集積ＭＯ８型メモリ回路素子を使用した
記憶装置の一ブロック図、第２図及び第３図は本発明に
係る集積ＭＯ８型メモリ回路素子の一実施例のブ四ツク
図丈波形図、第４図は本発明の集積ＭＯ８型メモリ回路
素子を使用した記憶装置の一例のブロック図である。 １・・・・・・ＣＰＵ、２・・・・・・記憶装置、３・
・・−・・アドレス信号、４・・・・・・アドレス・パ
リティ信号、５８０１０．。 インタフェース制御信号、６・・・・・・データ出力信
号、１０〜１２−’−゛アドレス・バッファ回路、１３
・・・°°゛アドレス・パリティ・チェック回路、１４
，４０°°°°°゛パリティ発生回路、１５・・・・・
・比較回路、１６・・・・・・制御回路、１７・・・・
・・データ出カバッ７ア回路、１８・・・・・・出力デ
ータ・バス信号線％２０１２０’Ｏ〜２０’、、・・・
・・・集積ＭＯＳメモリ回路素子、２１・・・・・・Ｒ
ＡＳクロック発生回路、２２・・・・・・ロウ・アドレ
ス・ラッチ回路、２３・・・・・・ＣＡＳクロック発生
回路、２４・・・・・・カラム・アドレス・ラッチ回路
、２５・・・・・・ライト・クロック発生回路、２６・
旧・・データ入力ラッチ回路、２７・・す・・メモリ・
セル・マトリックス、２８・・・・・・データ出力ラッ
チ回路、３０〜３３．３０’〜３３′パ・・・・メモリ
・カード、５０・・・・・・ゲート回路、６ｏ・・・・
・・パリティ出力タイミング発生回路、７０・・・・・
・７ドレス、パリティ発生回路、８０・パ°°ハリティ
・エラー検出回路、 １００ 叫°’アドレス、１１
ｏ・・・・パロウ・アドレス−ストローブ、１２０・・
・・・・カラム・アドレス時ストローブ、１３０・パ・
・・ライト・イネーブル、１４ｏ・旧・・１込１−タ、
１５０・・・・・・読出データ。 ｏ ｃ：Ｉ中３図
記憶装置の一ブロック図、第２図及び第３図は本発明に
係る集積ＭＯ８型メモリ回路素子の一実施例のブ四ツク
図丈波形図、第４図は本発明の集積ＭＯ８型メモリ回路
素子を使用した記憶装置の一例のブロック図である。 １・・・・・・ＣＰＵ、２・・・・・・記憶装置、３・
・・−・・アドレス信号、４・・・・・・アドレス・パ
リティ信号、５８０１０．。 インタフェース制御信号、６・・・・・・データ出力信
号、１０〜１２−’−゛アドレス・バッファ回路、１３
・・・°°゛アドレス・パリティ・チェック回路、１４
，４０°°°°°゛パリティ発生回路、１５・・・・・
・比較回路、１６・・・・・・制御回路、１７・・・・
・・データ出カバッ７ア回路、１８・・・・・・出力デ
ータ・バス信号線％２０１２０’Ｏ〜２０’、、・・・
・・・集積ＭＯＳメモリ回路素子、２１・・・・・・Ｒ
ＡＳクロック発生回路、２２・・・・・・ロウ・アドレ
ス・ラッチ回路、２３・・・・・・ＣＡＳクロック発生
回路、２４・・・・・・カラム・アドレス・ラッチ回路
、２５・・・・・・ライト・クロック発生回路、２６・
旧・・データ入力ラッチ回路、２７・・す・・メモリ・
セル・マトリックス、２８・・・・・・データ出力ラッ
チ回路、３０〜３３．３０’〜３３′パ・・・・メモリ
・カード、５０・・・・・・ゲート回路、６ｏ・・・・
・・パリティ出力タイミング発生回路、７０・・・・・
・７ドレス、パリティ発生回路、８０・パ°°ハリティ
・エラー検出回路、 １００ 叫°’アドレス、１１
ｏ・・・・パロウ・アドレス−ストローブ、１２０・・
・・・・カラム・アドレス時ストローブ、１３０・パ・
・・ライト・イネーブル、１４ｏ・旧・・１込１−タ、
１５０・・・・・・読出データ。 ｏ ｃ：Ｉ中３図
Claims (1)
- アドレス（Ａｏ−Ａｎ）ｒロウ・アドレス・ストロ−７
’（Ｒτ１）、カラム・アドレス拳ストローブ（正τｊ
）、ライト・イネーブル（ＷＥ）、書込データ（ＤＩＮ
）の入力信号と読出データ（ＤＯＵＴ）の出力信号とを
有するアドレス２回転送力式の集積ＭＯ８型メモリ回路
素子であって、前記入力信号のアドレス（ＡＯ−Ａｎ）
の情報を入力とするアドレス・パリティ発生回路を備え
、該アドレス・パリティ発生回路の出力のパリティ信号
を前記出力信号の読出データ端子に出力することを特徴
とする集積ＭＯ８型メモリ回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140704A JPS5930300A (ja) | 1982-08-13 | 1982-08-13 | 集積ｍｏｓ型メモリ回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140704A JPS5930300A (ja) | 1982-08-13 | 1982-08-13 | 集積ｍｏｓ型メモリ回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930300A true JPS5930300A (ja) | 1984-02-17 |
| JPS6314440B2 JPS6314440B2 (ja) | 1988-03-30 |
Family
ID=15274786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140704A Granted JPS5930300A (ja) | 1982-08-13 | 1982-08-13 | 集積ｍｏｓ型メモリ回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930300A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298086A (ja) * | 1986-05-07 | 1987-12-25 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 集積電子メモリ回路および電子メモリアクセスシステム |
| EP0529945A3 (ja) * | 1991-08-29 | 1994-01-05 | American Telephone & Telegraph | |
| US5392302A (en) * | 1991-03-13 | 1995-02-21 | Quantum Corp. | Address error detection technique for increasing the reliability of a storage subsystem |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100951567B1 (ko) * | 2008-02-29 | 2010-04-09 | 주식회사 하이닉스반도체 | 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치 |
-
1982
- 1982-08-13 JP JP57140704A patent/JPS5930300A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298086A (ja) * | 1986-05-07 | 1987-12-25 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 集積電子メモリ回路および電子メモリアクセスシステム |
| US5392302A (en) * | 1991-03-13 | 1995-02-21 | Quantum Corp. | Address error detection technique for increasing the reliability of a storage subsystem |
| EP0529945A3 (ja) * | 1991-08-29 | 1994-01-05 | American Telephone & Telegraph |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6314440B2 (ja) | 1988-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5231640A (en) | Fault tolerant processor/memory architecture | |
| KR102267860B1 (ko) | 결함 탐지를 가진 오류 정정 하드웨어 | |
| JPS59162700A (ja) | ダイナミツクメモリを有するコンピユ−タシステム | |
| US20110041030A1 (en) | Storage of data and signature formed from data and address in a memory | |
| JPS5930300A (ja) | 集積ｍｏｓ型メモリ回路素子 | |
| US4905242A (en) | Pipelined error detection and correction apparatus with programmable address trap | |
| US5673419A (en) | Parity bit emulator with write parity bit checking | |
| US5260900A (en) | Method and apparatus for accessing non-volatile memory | |
| EP0319183B1 (en) | Parity regeneration self-checking | |
| JP2513615B2 (ja) | Ｅｃｃ回路付記憶装置 | |
| JP2697393B2 (ja) | リセット回路 | |
| JPS63239545A (ja) | メモリエラ−検出回路 | |
| JPS6046743B2 (ja) | 記憶保護方式 | |
| JPS6093508A (ja) | プロセス信号の入出力方法 | |
| JPS6325899A (ja) | 半導体メモリ装置 | |
| JPS60136998A (ja) | 半導体記憶装置 | |
| JPS6123242A (ja) | パリテイチエツク回路の検査方式 | |
| JPH04143690A (ja) | 放射線認識回路を用いた電子回路 | |
| JP3071846B2 (ja) | パリティーエラー検出方法及びパリティーエラー検出回路 | |
| JPH07129476A (ja) | 記憶体検査器 | |
| JPH02113340A (ja) | 半導体集積回路 | |
| Hunt et al. | Error detection and correction using SN54/74LS630 or SN54/74LS631 | |
| JPH0690879B2 (ja) | 半導体記憶装置 | |
| JPS58134343A (ja) | 検査ビツト生成方式 | |
| JPS5917465B2 (ja) | チエツク装置 |