JPH10124474A

JPH10124474A - マイクロコンピュータ

Info

Publication number: JPH10124474A
Application number: JP8283644A
Authority: JP
Inventors: Takanori Nakamura; 孝紀中村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-10-25
Filing date: 1996-10-25
Publication date: 1998-05-15
Also published as: US6269429B1; KR19980033145A; KR100264758B1

Abstract

(57)【要約】【課題】フラッシュＰＲＯＭ内蔵のマイクロコンピュ
ータでフラッシュＰＲＯＭに対する書き込みを実現する
ためにはハードウェアを増加する必要があり、チップサ
イズが大型化する。【解決手段】フラッシュＰＲＯＭ２と、中央処理装置
１と、プログラムにより割込み処理を行う割込み処理モ
ード１と、プログラムによらず割込み処理を行う割込み
処理モード２をもつ割込み制御部５と、割込み処理モー
ドで使用するレジスタ３と、フラッシュＰＲＯＭに書き
込むデータを記憶するＲＡＭ４を備えており、割込み処
理モード２を用いてフラッシュＰＲＯＭ２にデータを書
き込む構成とする。フラッシュＰＲＯＭ２への書き込み
中は、プログラムを使用しないため、フラッシュＰＲＯ
Ｍ２にデータを書き込むための専用のＲＯＭが不要とな
り、チップサイズの小型化が実現される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電気的に書き込み、
消去が可能なフラッシュメモリを内蔵するマイクロコン
ピュータに関する。

【０００２】

【従来の技術】フラッシュメモリへの書き込み、消去を
可能にしたマイクロコンピュータとして、特開平５−２
６６２１９号公報に記載の技術がある。この技術では、
ＣＰＵによりフラッシュＰＲＯＭを制御する第１のモー
ドと半導体外部の回路の回路によりフラッシュＰＲＯＭ
を制御する第２のモードを持ったマイクロコンピュータ
について記載してある。図１０は、このような書き込
み、消去を可能にした従来のフラッシュメモリ内蔵マイ
クロコンピュータの一例のブロック図であり、中央処理
装置１、フラッシュＰＲＯＭ２、レジスタ３、ＲＡＭ
４、割込要求発生部５、タイマ６、内部バス７、ＲＯＭ
８で構成される。

【０００３】前記中央処理装置（以下、ＣＰＵと記す）
１は、内部バス７からデータを書き込み、フラッシュＰ
ＲＯＭ２にアドレス信号ＡＤＲを出力するプログラムカ
ウンタ（以下、ＰＣと記す）１１と、内部バス７から命
令コードをラッチする命令レジスタ１２と、命令レジス
タ１２の出力から命令コードをデコードする命令デコー
ダ１３と、命令デコーダ１３でデコードした結果に従い
命令を実行する実行制御部１４と、内部バス７から２つ
のデータを読み込み前記実行制御部１４に従って演算を
行い、結果を内部バス７に出力し、演算結果のフラグ変
化をレジスタとして構成されたプログラム・ステータス
・ワード（以下、ＰＳＷと記す）１６のフラグに出力す
るＡＬＵ１５と、割込み要求発生部５が出力する割込み
要求信号ＩＲＱにより割込み処理の制御を行う割込み受
け付け部１７とを備えている。

【０００４】一方、フラッシュＰＲＯＭ２は、フラッシ
ュメモリ（メモリセル）２１と、書き込み消去読み出し
制御回路（以下、ＷＥＲ回路と記す）２２と、フラッシ
ュメモリ２１に書き込むデータをラッチするデータラッ
チ２３と、ＷＥＲ回路２２に与えるコマンドをラッチす
るコマンドレジスタ２４と、フラッシュメモリ２１への
書き込みモードで使用するアドレスをラッチするアドレ
スラッチ２５と、アドレス信号ＡＤＲとアドレスラッチ
２５の出力信号を切り替えてフラッシュメモリ２１にア
ドレスとして出力するセレクタ２６で構成される。ここ
で、セレクタ２６はコマンドレジスタ２４が書き込み／
消去などでない通常の読み出しを示すＮＯＰの場合は、
アドレス信号ＡＤＲをフラッシュメモリ２１にアドレス
として出力し、コマンドレジスタ２４がＮＯＰでない場
合はアドレスラッチ２５の出力信号をフラッシュメモリ
２１にアドレスとして出力する構成とされている。

【０００５】さらに、ＲＡＭ４は内部バス７からアドレ
スを入力し、内部バス７とデータの入出力を行う。タイ
マ６は内部クロックに同期してカウントするタイマとコ
ンペアレジスタで構成され、タイマの値がコンペアレジ
スタと一致した場合に、割込み信号を割込み要求発生部
５に出力し、タイマをクリアする。割込み要求発生部５
はタイマ６など周辺回路から割込み要求を入力し、割込
み要求信号ＩＲＱをＣＰＵ１の割込み要求受け付け部１
７に出力する。ＲＯＭ８はフラッシュＰＲＯＭ２にデー
タを書き込むプログラムを記憶し、フラッシュＰＲＯＭ
２へデータの書き込みを行う場合に使用する。

【０００６】以上の構成のマイクロコンピュータにおけ
る動作を説明する。［命令の実行］プログラムを実行する場合について説明
する。ＰＣ１１は実行する命令が記憶されたアドレスを
アドレス信号ＡＤＲとして出力する。このときコマンド
レジスタ２４がＮＯＰに設定されているため、セレクタ
２６はアドレス信号ＡＤＲをフラッシュメモリ２１に出
力し、フラッシュメモリ２１はアドレスに従い、内容を
ＷＥＲ回路２２を通して内部バス７に出力する。内部バ
ス７に出力された命令コードを命令レジスタ１２にラッ
チし、命令デコーダ１３でデコードする。命令デコーダ
１３でデコードした結果に従って実行制御部１４はＡＬ
Ｕ１５の動作やレジスタの指定などを行う。ＡＬＵ１５
で演算した結果は内部バス７を通してレジスタ３に書き
込まれる。またＡＬＵ１５の演算結果に従いＰＳＷ１６
のフラグは変化する。ＰＣ１１は命令の実行後インクリ
メントされ、次に実行する命令が記憶されたアドレスを
示す。このように命令の実行が行われる。

【０００７】［割込み処理によるフラッシュＰＲＯＭ書
き込み］割込み処理のフローを使用したフラッシュＰＲ
ＯＭの書き込みについて説明する。フラッシュＰＲＯＭ
２に１バイト書き込むには１０μｓ程度の時間が必要で
ある。一方、マイクロコンピュータの動作クロックは２
０ＭＨｚなど高速であり、フラッシュＰＲＯＭ２のコマ
ンドレジスタを書き込みに設定したあと書き込みを満足
する時間だけ待つ必要がある。そのためタイマ６を使用
して待ち時間を制御する。タイマ６などの周辺回路から
割込み信号が割込み要求発生部５に出力されると割込み
要求発生部５は割込みの優先順位の判定を行い、割込み
受け付け可能な設定とされていれば割込み要求信号ＩＲ
Ｑを“１”にする。割込み要求信号ＩＲＱが“１”にな
るとプログラムの実行を中断し、割込み処理を開始す
る。割込み要求受け付け部１７は実行制御部１４からの
制御信号にもとづいてＰＣ１１、ＰＳＷ１６の内容をＲ
ＡＭ４に退避させた後、ＰＣ１１に割込み処理プログラ
ムで必要な先頭番地をセットする。これにより、割込み
処理プログラムが開始される。割込み処理プログラムを
終了するとＲＡＭ４に退避させていた内容をＰＣ１１、
ＰＳＷ１５に戻し、中断する前の状態に復帰する。

【０００８】図１１（ａ）はフラッシュＰＲＯＭ２の１
０００Ｈ番地に１バイトデータを書き込むプログラムの
例であり、左にあるＡ０からＡ６はプログラムが記憶さ
れたメモリのアドレスを示す。このプログラムはＲＯＭ
８に記憶されており、フラッシュメモリに書き込む場合
はこの記憶されたプログラムを使用する。Ａ０：アドレスラッチ２５にアドレス１０００Ｈを設定
する。Ａ１：データラッチ２３に最初に書き込むデータＤＡＴ
Ａ０を設定する。Ａ２：コマンドレジスタ２４をライトに設定する。Ａ３：タイマ６のコンペアレジスタをフラッシュメモリ
２１の書き込み時間を満足する値に設定し、タイマのカ
ウントを開始する。Ａ４：ＨＡＬＴモードに設定。なお、ＨＡＬＴモードはＣＰＵは停止するが、タイマ６
など周辺回路は動作する動作モードである。

【０００９】図１１（ｂ）は割込み処理のプログラムで
ある。ＩＡ０：コマンドレジスタ２４をＮＯＰに設定する。ＩＡ１：タイマ６のカウントを停止する。ＩＡ２：復帰。

【００１０】図１２はＰＣ１１、アドレスラッチ２５、
データラッチ２３、コマンドレジスタ２４などの変化を
示した動作のタイミングチャートである。コマンドレジ
スタ２４をライトＷＲに設定する事でセレクタ２６はア
ドレスラッチ２５に設定された値“１０００Ｈ”をアド
レスとしてフラッシュメモリ２１に出力する。そして、
ＨＡＬＴモードに設定することでＣＰＵ１は停止し、Ｐ
Ｃ１１はＡ４のアドレスを示したままで停止し、フラッ
シュＰＲＯＭ２に対するアクセスはなくなる。次いで、
タイマ６のタイマがコンペアレジスタの値と一致すると
タイマ６は割込み要求発生部５に対して割込み信号を出
力し、タイマの値がクリアされる。また、割込み要求発
生部５は割込み要求信号ＩＲＱを“１”にする。割込み
要求信号ＩＲＱが“１”になることでＨＡＬＴモードは
解除される。ＨＡＬＴモードが解除されるとＰＣ１１は
インクリメントしＡ５を示す。割込み要求受け付け部１
７はＰＣ１１、ＰＳＷ１６の内容をＲＡＭ４に退避し、
ＰＣ１１に割込み処理プログラムの先頭番地ＩＡＯを設
定する。さらに、復帰命令が実行されるとＲＡＭ４に退
避していた内容をＰＣ１１、ＰＳＷ１６に復帰する。Ｐ
Ｃ１１にはＡ５が設定され、Ａ５以降の処理を実行す
る。

【００１１】このように、従来構成ではコマンドレジス
タ２４がＮＯＰの場合のみＰＣ１１のアドレスに設定さ
れたデータがフラッシュメモリ２１に出力されるため、
コマンドレジスタ２４がライトコマンドに設定された場
合は、フラッシュメモリ２１に記憶されたプログラムを
読むことができない。そのため、プログラムを記憶する
為の専用のＲＯＭ８が必要になる。なお、ＲＡＭ４にプ
ログラムを転送し、ＲＡＭ４からプログラムを読み出す
こともできるが、その場合はＲＡＭ４の容量を大きくす
る必要がある。

【００１２】なお、前記した公報では、フラッシュメモ
リ２１に書き込むプログラムを記憶したＲＯＭ８の代わ
りに、フラッシュメモリ２１を一括消去可能な複数のブ
ロックを持ち、プログラムを記憶しているフラッシュの
ブロックとは別のブロックの書き込みをＣＰＵにより行
うことも記してある。また、特開平６−１１１０３２号
公報には、アドレスラッチ、データラッチ、コマンドラ
ッチの設定を全てシリアルインターフェースで行う例が
記載されている。

【００１３】

【発明が解決しようとする課題】このように、フラッシ
ュＰＲＯＭにデータを書く場合に、実行するプログラム
を読み出すアドレスとフラッシュＰＲＯＭに書き込むア
ドレスを両方指定する必要があるため、フラッシュＰＲ
ＯＭに書き込むプログラムを記憶した専用のメモリを持
つ必要があり、チップサイズを大きくしてしまう問題が
あった。また、前記公報に記載のように、フラッシュＰ
ＲＯＭを複数のブロックに分割し、書き込みプログラム
を別のブロックに置くことで専用のメモリは不用になる
が、その場合はフラッシュＰＲＯＭの各ブロックにプロ
グラム実行のアドレスとフラッシュＰＲＯＭ書き込みの
アドレス指定のアドレスを切り替えるためのセレクタが
必要になり、チップサイズを大きくする問題を解消する
には至らない。あるいは、前記他の公報に記載のよう
に、ＣＰＵを使用せずにシリアル回路からアドレスラッ
チ、データラッチ、コマンドレジスタを設定すればフラ
ッシュＰＲＯＭに書き込むことでアドレスセレクタや書
き込み専用メモリなどは不用になるが、書き込みの時間
待ちなどのためにコマンドレジスタの設定と同時にタイ
マがカウントを開始する回路が必要になるなど、周辺に
追加する回路が多く、チップサイズを大きくする問題を
解消することは困難である。

【００１４】本発明の目的は、専用のメモリやその他の
周辺回路を増加することなくフラッシャＰＲＯＭに対す
る書き込みを可能にしてその小型化を実現したマイクロ
コンピュータを提供することにある。

【００１５】

【課題を解決するための手段】本発明のマイクロコンピ
ュータは、中央処理装置と、割込み処理要求を発生する
割込み要求発生部と、前記割込み処理要求に応答してプ
ログラムメモリに記憶されたプログラムで割込みの処理
を行う第１の処理要求と、前記プログラムメモリに記憶
されたプログラムを用いることなく割込み処理を行う第
２の処理要求を発生する処理要求制御部と、電気的書き
込み一括消去可能な読み出し専用メモリであるフラッシ
ュメモリを備えており、前記フラッシュメモリに対する
書き込みや消去などの処理を前記第２の処理モードで行
うことを特徴としている。

【００１６】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態のブ
ロック図であり、この実施形態のマイクロコンピュータ
は、ＣＰＵ（中央処理装置）１、フラッシュＰＲＯＭ
２、レジスタ３、ＲＡＭ４、割込み要求発生部５、タイ
マ６、およびそれらを接続する内部バス７で構成され
る。すなわち、図１０に示したＲＯＭ８は設けられてい
ない。前記ＣＰＵ１は内部バス７からデータを書き込
み、フラッシュＰＲＯＭ２にアドレス信号ＡＤＲを出力
するＰＣ（プログラムカウンタ）１１と、内部バス７か
ら命令コードをラッチする命令レジスタ１２と、命令レ
ジスタ１２の出力から命令コードをデコードする命令デ
コーダ１３と、命令デコーダ１３でデコードした結果に
従い命令を実行する実行制御部１４と、内部バス７から
２つのデータを読み込み実行制御部１４に従って演算を
行い、その結果を内部バス７に出力し、演算結果のフラ
グ変化をＰＳＷ（プログラム・ステータス・ワード）１
６のフラグに出力するＡＬＵ（演算器）１５と、ＡＬＵ
１５で演算した結果のフラグのレジスタであるＰＳＷ１
６と、割込み要求発生部５が出力する割込み要求信号Ｉ
ＲＱと割込みモードを示すＩＭＯＤＥにより割込み処理
の制御を行う割込み受付部１７により構成される。

【００１７】一方、フラッシュＰＲＯＭ２はフラッシュ
メモリ２１と、ＷＥＲ回路（書き込み消去読み出し制御
回路）２２と、フラッシュメモリ２１に書き込むデータ
をラッチするデータラッチ２３と、ＷＥＲ回路２２に与
えるコマンドをラッチするコマンドレジスタ２４と、フ
ラッシュメモリ２１への書き込みモードで使用するアド
レスをラッチするアドレスラッチ２５と、アドレス信号
ＡＤＲとアドレスラッチ２５の出力信号を切り替えてフ
ラッシュメモリ２１にアドレスとして出力するセレクタ
２６と、アドレスラッチの値を１増加するインクリメン
タ２７で構成される。なお、セレクタ２６はコマンドレ
ジスタ２４が書き込み／消去などでない通常の読み出し
を示すＮＯＰの場合はアドレス信号ＡＤＲをフラッシュ
メモリ２１にアドレスとして出力し、コマンドレジスタ
２４がＮＯＰでない場合はアドレスラッチ２５の出力信
号をフラッシュメモリ２１にアドレスとして出力するよ
うに構成される。

【００１８】さらに、レジスタ３はプログラムなどで値
を記憶するために使用するほか、ＲＡＭ４のアドレス指
定にも使用する。ＲＡＭ４は、内部バス７とレジスタ３
からアドレスを入力し、内部バス７とデータの入出力を
行う。タイマ６は、内部クロックに同期してカウントす
るタイマとコンペアレジスタで構成され、タイマの値が
コンペアレジスタと一致した場合に割込み信号を割込み
要求発生部５に出力し、タイマをクリアする。割込み要
求発生部５はタイマ６など周辺回路から割込み要求を入
力し、割込みモード信号ＩＭＯＤＥと割込み要求信号Ｉ
ＲＱをＣＰＵ１の割込み要求受付部１７に出力する。

【００１９】以上の構成のマイクロコンピュータの動作
について説明する。［命令の実行］プログラムを実行する場合について説明
する。ＰＣ１１は、実行する命令が記憶されたアドレス
をアドレス信号ＡＤＲに出力する。コマンドレジスタ２
４がＮＯＰに設定されているため、セレクタ２６はアド
レス信号ＡＤＲをフラッシュメモリ２１に出力し、フラ
ッシュメモリ２１はアドレスに従いＲＯＭの内容をＷＥ
Ｒ回路２２を通して内部バス７に出力する。内部バス７
に出力された命令コードを命令レジスタ１２にラッチ
し、命令デコーダ１３でデコードする。命令デコーダ１
３でデコードした結果に従って実行制御部１４はＡＬＵ
１５の動作やレジスタ３の指定などを行う。ＡＬＵ１５
で演算した結果は内部バス７を通してレジスタ３に書き
込まれる。またＡＬＵ１５の演算結果に従いＰＳＷ１６
のフラグは変化する。ＰＣ１１は命令の実行後インクリ
メントされ、次に実行する命令が記憶されたアドレスを
示す。このように命令の実行が行われる。

【００２０】［割込みの処理］割込み処理のフローにつ
いて説明する。図１ではタイマ６しか示していないが、
通常はこの他にも複数の周辺回路が接続されており、こ
れらタイマ６などの周辺回路から割込み信号が割込み要
求発生部５に出力されると割込み要求発生部５は割込み
の優先順位の判定を行い、割込み受け付け可能な設定に
されていれば割込み要求信号ＩＲＱを“１”にする。ま
た、割込みモードの設定に従い、割込みモード１であれ
ば割込みモード信号ＩＭＯＤＥを“０”に、割込みモー
ド２であれば割込みモード信号ＩＭＯＤＥを“１”にす
る。割込みモード１は従来例で説明した通常の割込みで
あるのでここでは説明を省略する。

【００２１】割込み処理モード２を用いて、ＲＡＭ４に
記憶されたデータをフラッシュＰＲＯＭに書き込む場合
の動作について説明する。図２は、割込みモード２で使
用するレジスタ３の構成を示す図である。これはタイマ
６の割込みに対応した部分を説明したもので、その他の
割込みにはそれぞれ対応したレジスタが用意される。こ
の例ではレジスタ３を使用しているが、ＲＡＭ４の特定
のアドレスをレジスタの代わりに使用してもよい。タイ
マの制御レジスタなどをスペシャルファンクションレジ
スタ（以降、ＳＦＲと記す）という。このＳＦＲにおけ
る各レジスタを説明する。

【００２２】ＭＳＣは割込みモード２で処理する回数を
指定するレジスタであり、ＭＳＣ＝０になると割込みモ
ード２を終了し、割込みモード１の処理を開始する。Ｓ
ＦＲＰ１，ＳＦＲＰ２はＳＦＲのアドレスを指定するレ
ジスタである。ＣＭＤ１，ＣＭＤ２はＳＦＲＰ１が示す
アドレスのＳＦＲに設定するデータを示すレジスタであ
る。ＭＥＭＰはＳＦＲＰ２が示すアドレスに転送するデ
ータが記憶されたアドレスを示すレジスタであり、この
例ではデータが記憶されたＲＡＭ４のアドレスを示す。

【００２３】割込みモード２に設定されていれば以下の
処理を行う。図３は割込み処理モード２のフローチャー
トであり、この割込み処理モード２のフローを説明す
る。先ず、ＣＭＤ１レジスタの内容をＳＦＲＰ１レジス
タに示すレジスタに転送する（Ｓ１１）。次いで、ＭＳ
Ｃレジスタの内容を１デクリメントする（Ｓ１２）。こ
こで、ＭＳＣ＝０であれば割込みモード１に変更し、割
込み要求を発生し、終了する（Ｓ１３〜Ｓ１５）。その
後、割込みモード１の割込み処理を実行する。一方、Ｍ
ＳＣが０でなければＭＥＭＰが示すアドレスのＲＡＭの
内容をＳＦＲＰ２が示すアドレスのＳＦＲに転送する
（Ｓ１６）。さらに、ＣＭＤ２レジスタの内容をＳＦＲ
Ｐ１の示すレジスタに転送する（Ｓ１７）。その後、Ｍ
ＥＭＰの値を１インクリメントする（Ｓ１８）。

【００２４】［割込みモード２によるフラッシュＰＲＯ
Ｍ書き込みプログラムの例］割込みモード２により１０
００Ｈ番地から１０バイトデータを書き込むプログラム
の例を図４（ａ）に示す。最初に割込みモード２の処理
のためにレジスタ設定をする。ＭＳＣに“１０”、ＳＦ
ＲＰ１にコマンドレジスタ２４のアドレス、ＣＭＤ１に
ＮＯＰコマンドを示すデータ、ＣＭＤ２にライトコマン
ドを示すデータ、ＳＦＲＰ２にデータラッチ２３のアド
レス、ＭＥＭＰに２バイト目に書き込むデータＤＡＴＡ
１が記憶されたアドレスをそれぞれ設定する。また、タ
イマ６の割込み処理が割込みモード２になるように割込
み要求発生部５を設定する。

【００２５】また、アドレスＡ０〜Ａ４について、Ａ０：データラッチ２３に最初に書き込むデータＤＡＴ
Ａ０を設定する。Ａ１：アドレスラッチ２５にアドレス１０００Ｈを設定
する。Ａ２：タイマ６のコンペアレジスタをフラッシュメモリ
２１の書き込み時間を満足する値に設定し、タイマのカ
ウントを開始する。Ａ３：コマンドレジスタ２４をライトに設定し、ＨＡＬ
Ｔモードにする。なお、図４（ｂ）は、割込みモード１で使用する割込み
処理のプログラムであり、アドレスＩＡ０で復帰する。

【００２６】図５はＰＣ１１、アドレスラッチ２５、デ
ータラッチ２３、コマンドレジスタ２４、ＭＳＣレジス
タ、ＭＥＭＰレジスタなどの変化を示した動作のタイミ
ングチャートである。ＨＡＬＴモードはＣＰＵ１は停止
するが、タイマ６など周辺回路は動作する動作モードで
ある。コマンドレジスタ２４をライトＷＲに設定する事
でセレクタ２６はアドレスラッチ２５に設定された値を
アドレスとしてフラッシュメモリ２１に出力する。ＨＡ
ＬＴモードに設定することでＣＰＵ１は停止し、ＰＣ１
１はＡ３のアドレスを示したままで停止し、フラッシュ
ＰＲＯＭ２に対するアクセスはなくなる。

【００２７】タイマ６のタイマがコンペアレジスタの値
と一致するとタイマ６は割込み要求発生部５に対して割
込み信号を出力し、タイマの値がクリアされる。タイマ
６は割込みモード２に設定されているため、割込み要求
発生部５は割込み要求信号ＩＲＱを“１”，割込みモー
ド信号ＩＭＯＤＥを“１”にする。割込みモード信号Ｉ
ＭＯＤＥが“１”であるから図３で示したフローが実行
される。ここで、ＳＦＲＰ１がコマンドレジスタ２４を
示し、ＣＭＤ１がＮＯＰコマンドであるから、コマンド
レジスタ２４がＮＯＰに設定される。コマンドレジスタ
２４がＮＯＰに設定されることにより、アドレスラッチ
２５はインクリメンタ２７で１インクリメントされた値
をラッチする。次いで、ＭＳＣは１デクリメントされ
“９”になる。ＣＭＤ２がライトコマンドであるから、
コマンドレジスタ２４がライトに設定される。ＭＥＭＰ
は１インクリメントされ１００１Ｈになる。

【００２８】以上の処理は割込み要求受付部１７で行う
処理であり、命令レジスタの値に依らず動作し、ＰＣ１
１が示すアドレスのデータを読むことはない。また、割
込み要求信号ＩＲＱが“１”、割込みモード信号ＩＭＯ
ＤＥが“１”の場合は割込み処理中はＨＡＬＴモードが
解除されるが、割込み処理終了後再びＨＡＬＴモードに
なる。以降、タイマの値がコンペアレジスタと一致した
場合に、フラッシュメモリに対して書き込み処理を繰り
返す。

【００２９】図６は１０回目のタイマとコンペアレジス
タの一致による割込み処理のタイミングチャートであ
る。コマンドレジスタ２４がＮＯＰに設定されると、Ｍ
ＳＣは１デクリメントされ“０”になる。ＭＳＣが
“０”のため割込みモード１に変更される。再び割込み
要求信号ＩＲＱが“１”になると、割込みモード信号Ｉ
ＭＯＤＥが“０”、ＩＲＱが“１”であるため、ＨＡＬ
Ｔモードは解除される。割込みモード１で割込み処理を
行うと、ＰＣ１１には図４（ｂ）の割込み処理ルーチン
のアドレスＩＡ０が設定される。この例では割込み処理
ルーチンで何も処理をせずにメインルーチンに復帰して
いるため、メインルーチンのＡ４のタイマの停止が実行
されて１０バイトの書き込みが終了する。

【００３０】次に、本発明の第２の実施形態について説
明する。マイクロコンピュータの構成は図１に示したも
のと同じであるが、この第２の実施形態では周辺回路と
して図１のタイマ６の他にシリアル通信回路を内蔵し、
シリアル通信回路で受信したデータをそのままフラッシ
ュＰＲＯＭ２に書き込むことを可能な構成としている。
図７は割込みモード２で使用するレジスタとフローを示
したものであり、図７（ａ）はシリアル通信回路の受信
割込みで使用するレジスタとフローであり、図７（ｂ）
はタイマの一致割込みで使用するレジスタとフローであ
る。これらの図において、ＭＳＣは割込みモード２で処
理する回数を指定するレジスタである。ＳＦＲＰ１１，
ＳＦＲＰ２１，ＳＦＲＰ３１，ＳＦＲＰ４１，ＳＦＲＰ
１２，ＳＦＲＰ２２はＳＦＲのアドレスを指定するレジ
スタである。ＣＭＤ３１，ＣＭＤ４１，ＣＭＤ１２，Ｃ
ＭＤ２２はＳＦＲに設定するデータを示すレジスタであ
る。

【００３１】図７（ａ）のシリアル受信割込みの割込み
処理モード２のフローを説明する。先ず、ＳＦＲＰ１１
レジスタが示すＳＦＲの内容をＳＦＲＰ２１レジスタが
示すＳＦＲに転送する（Ｓ２１）。次いで、ＣＭＤ３１
レジスタの内容をＳＦＲＰ３１レジスタが示すＳＦＲに
設定する（Ｓ２２）。続いて、ＣＭＤ４１レジスタの内
容をＳＦＲＰ４１レジスタが示すＳＦＲに設定する（Ｓ
２３）。

【００３２】図７（ｂ）のタイマ一致割込みの割込み処
理モード２のフローを説明する。先ず、ＣＭＤ１２レジ
スタの内容をＳＦＲＰ１２レジスタが示すＳＦＲに設定
する（Ｓ３１）。次いで、ＣＭＤ２２レジスタの内容を
ＳＦＲＰ２２レジスタが示すＳＦＲに設定する（Ｓ３
２）。ＭＳＣレジスタの内容を１デクリメントする（Ｓ
３３）。ＭＳＣが０でなければ終了する（Ｓ３４）。一
方、ＭＳＣ＝０であれば割込みモード１に変更し（Ｓ３
５）、割込み要求を発生する（Ｓ３６）。その後、割込
みモード１の割込み処理を実行する。

【００３３】［割込みモード２によるフラッシュＰＲＯ
Ｍ書き込みプログラム］シリアル通信回路で受信したデ
ータを割込みモード２により１０００Ｈ番地から１０バ
イトデータを書き込むプログラムの例を図８に示す。先
ず、シリアル受信割込みの割込みモード２の処理のため
にレジスタ設定をする。ＳＦＲＰ１１にシリアル受信レ
ジスタのアドレス、ＳＦＲＰ２１にデータラッチ２３の
アドレス、ＳＦＲＰ３１にコマンドレジスタ２４のアド
レス、ＣＭＤ３１にライトコマンドを示すデータ、ＳＦ
ＲＰ４１にタイマ６の制御レジスタのアドレス、ＣＭＤ
４１にタイマ６の動作を停止するデータを設定する。次
いで、タイマ割込みの割込みモード２の処理のためにレ
ジスタ設定をする。ＭＳＣに“１０”、ＳＦＲＰ１２に
コマンドレジスタ２４のアドレス、ＣＭＤ１２にＮＯＰ
コマンドを示すデータ、ＳＦＲＰ２２にタイマ６の制御
レジスタのアドレス、ＣＭＤ２２にタイマ６の動作を停
止するデータを設定する。また、シリアル受信割込みと
タイマ６の割込み処理が割込みモード２になるように割
込み要求発生部５を設定する。Ａ０：アドレスラッチ２５にアドレス１０００Ｈを設定
する。Ａ１：ＨＡＬＴモードにする。

【００３４】図９はＰＣ１１、アドレスラッチ２５、デ
ータラッチ２３、コマンドレジスタ２４、ＭＳＣレジス
タなどの変化を示した動作のタイミングチャートであ
る。シリアル通信回路はデータを受信すると受信終了の
割込み信号を割込み要求発生部５に対して割込み信号を
出力する。シリアル受信割込みモード２に設定されてい
るため、割込み要求発生部５は割込み要求信号ＩＲＱを
“１”，割込みモード信号ＩＭＯＤＥを“１”にする。
割込みモード信号ＩＭＯＤＥが“１”であるから図７
（ａ）で示すフローが実行される。ＳＦＲＰ１１がシリ
アル受信レジスタのアドレスを示し、ＳＦＰ２１がデー
タラッチ２３のアドレスを示すことから、シリアル受信
レジスタの内容がデータラッチに設定される。ＣＭＤ３
１はライトコマンドのデータでＳＦＲＰ３１がコマンド
レジスタ２４のアドレスを示すことから、コマンドレジ
スタ２４はライトに設定される。コマンドレジスタ２４
がライトコマンドに設定されるため、セレクタ２６はア
ドレスラッチ２５の内容をフラッシュメモリ２１に出力
する。ＣＭＤ４１はタイマ６がカウント開始する値でＳ
ＦＲＰ４１がタイマ６の制御レジスタのアドレスを示す
ことからタイマ６はカウント動作を開始する。割込み要
求信号ＩＲＱが“１”、割込みモード信号ＩＭＯＤＥが
“１”の場合は、割込み処理中はＨＡＬＴモードが解除
されるが、割込み処理終了後再びＨＡＬＴモードにな
る。

【００３５】タイマの値がコンペアレジスタの値と一致
するとタイマ６は割込み信号を割込み要求発生部５に対
して割込み信号を出力する。タイマ割込みは割込みモー
ド２に設定されているため、割込み要求発生部５は割込
み要求信号ＩＲＱを“１”，割込みモード信号ＩＭＯＤ
Ｅを“１”にする。割込みモード信号ＩＭＯＤＥが
“１”であるから図７（ｂ）で示すフローが実行され
る。ＣＭＤ１２はＮＯＰコマンドのデータでＳＦＲＰ１
２がコマンドレジスタ２４のアドレスを示すことから、
コマンドレジスタ２４はＮＯＰに設定される。コマンド
レジスタ２４がＮＯＰに設定されることにより、アドレ
スラッチ２５はインクリメンタ２７で１インクリメント
された値をラッチする。ＣＭＤ２２はタイマ６の動作を
停止するデータでＳＦＲＰ２２がタイマ６の制御レジス
タのアドレスを示すことから、タイマ６はカウント動作
を停止する。ＭＳＣは１デクリメントされ“９”にな
る。ＭＳＣが“０”ではないので割込みモード２の処理
を終了する。割込み要求信号ＩＲＱが“１”、割込みモ
ード信号ＩＭＯＤＥが“１”の場合は、割込み処理中は
ＨＡＬＴモードが解除されるが、割込み処理終了後再び
ＨＡＬＴモードになる。ＭＳＣが“０”になるまで、シ
リアル回路で受信したデータをフラッシュＰＲＯＭ２に
書き込む処理を繰り返す。この例のタイマ割込みにはＭ
ＳＣレジスタを持ち、フラッシュメモリに書き込むデー
タ数を設定しているが、ＭＳＣを持たずに必要なバイト
数転送後にマイクロコンピュータをリセットしてフラッ
シュＰＲＯＭ２に書き込んだプログラムを実行しても良
い。

【００３６】次に、本発明の第３の実施形態について説
明する。ここでは、第１の実施形態からのブロック図か
らインクリメンタ２７を削除し、タイマ割込みの割込み
モード２を処理するレジスタとしてアドレスラッチ２５
のアドレスを示すＳＦＲＰ３レジスタを用意して、ＣＰ
Ｕ１の中にあるＡＬＵ１５でインクリメント処理を行う
こともできる。ＣＰＵ１にあるＡＬＵ１５を使用するこ
とでハードウエアを削減できる。その場合のフローを以
下に示す。ＣＭＤ１レジスタの内容をＳＦＲＰ１レジス
タに示すレジスタに転送する。ＭＳＣレジスタの内容を
１デクリメントする。ＭＳＣ＝０であれば割込みモード
１に変更し、割込み要求を発生し、終了する。その後、
割込みモード１の割込み処理を実行する。ＳＦＲＰ３レ
ジスタが示すアドレスのＳＦＲの内容を読み出し、ＡＬ
Ｕ１５でインクリメントし、ＳＦＲＰ３レジスタが示す
ＳＦＲに書き戻す。ＭＳＣが０でなければＭＥＭＰが示
すアドレスの内容をＳＦＰ２が示すアドレスのＳＦＲに
転送する。ＭＥＭＰの値を１インクリメントする。ＨＡ
ＬＴモードに設定して終了する。

【００３７】このような割込み処理モード２を用意する
ことで、図１のブロック図と同様にフラッシュＰＲＯＭ
に書き込む事ができる。また、これまでは書き込みの場
合で説明しているが、書き込んだデータの確認をするベ
リファイ処理や消去も割込みモード２で行うことができ
る。

【００３８】なお、特公平４−１４７３６号公報に割込
み処理モードを２つ持ち、データ転送などを行う方法に
ついて述べられているが、本発明では単純なデータ転送
だけでなく、データ設定とコマンドの設定をする点にお
いて公報の技術とは異なっている。

【００３９】

【発明の効果】以上説明したように本発明は、処理要求
制御部での割込み処理においては第１、第２の割込み処
理のモードを持ち、特に第２の割り込み処理では、プロ
グラムメモリに記憶されたプログラムを用いることなく
割込み処理が実行されるため、フラッシュメモリにデー
タを書き込むためのプログラムを実行するための専用の
メモリを持つ必要がなくなる。また、シリアル通信回路
の受信割込みに割込みモード２を設定することにより、
シリアル通信回路で読み込んだデータをＲＡＭなどに記
憶せず、そのままフラッシュＰＲＯＭに書き込むことが
できるため、データを記憶するＲＡＭが不用になる。さ
らに、シリアル通信回路を使用して外部回路からデータ
を送る場合でもＣＰＵを使用してフラッシュメモリに書
き込む処理をすることができるため、フラッシュメモリ
の書き込みを制御する専用回路を用意する必要がない。
したがって、本発明によれば、チップサイズを小さくで
き、安価なマイクロコンピュータを提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のブロック構成図であ
る。

【図２】レジスタの構成図である。

【図３】割込みモード２の処理フローを示すフローチャ
ートである。

【図４】フラッシュＰＲＭへの書き込みプログラムフロ
ーを示す図である。

【図５】フラッシュＰＲＯＭへの書き込みのタイミング
チャートである。

【図６】フラッシュＰＲＯＭへの書き込みのタイミング
チャートである。

【図７】第２の実施形態のレジスタと割り込みモード２
の処理フローを示すフローチャートである。

【図８】第２の実施形態のフラッシュＰＲＯへの書き込
みプログラムフローを示す図である。

【図９】フラッシュＰＲＯＭへの書き込みのタイミング
チャートである。

【図１０】従来のマイクロコンピュータの一例のブロッ
ク構成図である。

【図１１】従来のフラッシュＰＲＯＭの書き込みプログ
ラムフローを示す図である。

【図１２】従来のフラッシュＰＲＯＭの書き込み処理フ
ローを示すフローチャートである。

【符号の説明】１中央処理装置２フラッシュＰＲＯＭ３レジスタ４ＲＡＭ５割込み要求発生部６タイマ７内部バス８ＲＯＭ１１プログラムカウンタ１２命令レジスタ１３命令デコーダ１４実行制御部１５ＡＬＵ１６プログラムステータスワード１７割込み受付部２１フラッシュメモリ（メモリセル）２２書き込み消去読み出し制御回路２３データラッチ２４コマンドレジスタ２５アドレスラッチ２６セレクタ２７インクリメンタ

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、割込み処理要求を発生
する割込み要求発生部と、前記割込み処理要求に応答し
てプログラムメモリに記憶されたプログラムで割込みの
処理を行う第１の処理要求と、前記プログラムメモリに
記憶されたプログラムを用いることなく割込み処理を行
う第２の処理要求を発生する処理要求制御部と、電気的
書き込み一括消去可能な読み出し専用メモリであるフラ
ッシュメモリを備えたマイクロコンピュータであって、
前記フラッシュメモリに対する書き込みや消去などの処
理を前記第２の処理モードで行うことを特徴とするマイ
クロコンピュータ。
【請求項２】前記フラッシュメモリは書き込み一括消
去可能なメモリセルと、前記フラッシュメモリに対する
書き込みや消去等を指定するコマンドを保持するコマン
ドラッチと、前記メモリセルに対する書き込みデータを
保持するデータラッチと、前記メモリセルの書き込み、
または読み出し、または消去対象のアドレスを保持する
アドレスラッチと、前記アドレスラッチと中央処理装置
が出力するアドレス信号を切り替えて前記メモリセルの
アドレスデータを出力する切替回路と、前記切替回路が
出力するアドレスデータと前記コマンドラッチ内のコマ
ンドに従い前記メモリセルに対して前記データラッチ内
のデータを書き込み及び読み出しまたは前記フラッシュ
メモリの消去を行う書き込み消去読み出し回路を備える
請求項１記載のマイクロコンピュータ。
【請求項３】フラッシュメモリには、前記アドレスラ
ッチのアドレスをインクリメントするインクリメンタを
備える請求項２のマイクロコンピュータ。
【請求項４】前記中央処理装置はプログラムメモリの
実行すべき命令の番地を指定するプログラムカウンタ
と、前記プログラムメモリから読み出した命令を実行す
る実行制御部と、前記実行制御部の動作状態を格納する
プログラムステータスワードレジスタを備え、前記第１
の処理要求が発生したときにプログラムの実行を中断
し、前記プログラムカウンタと前記プログラムステータ
スワードレジスタの内容を退避させ、プログラムメモリ
からプログラムを読み出して前記第１の処理要求に対す
る処理を実行し、前記第２の処理要求が発生したときに
プログラムの実行を中断し、前記プログラムカウンタと
前記プログラムステータスワードレジスタの内容を退避
させることなくその状態を維持し、プログラムメモリに
記憶された命令を使用せずに前記第２の処理要求に対す
る処理を実行する請求項１ないし３のいずれかのマイク
ロコンピュータ。
【請求項５】前記割込み要求発生部に接続されるシリ
アル通信回路を備え、このシリアル通信回路からの割込
みに前記第２の処理要求を設定し、シリアル通信回路で
読み込んだデータをフラッシュメモリに書き込み可能と
した請求項１ないし４のいずれかのマイクロコンピュー
タ。