JPH11134192A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH11134192A JPH11134192A JP30057097A JP30057097A JPH11134192A JP H11134192 A JPH11134192 A JP H11134192A JP 30057097 A JP30057097 A JP 30057097A JP 30057097 A JP30057097 A JP 30057097A JP H11134192 A JPH11134192 A JP H11134192A
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- Japan
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- register
- data
- register means
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Abstract
(57)【要約】
【課題】 同一レジスタに対する読み出し命令及び書き
込み命令を同時処理できるマイクロコンピュータを提供
する。 【解決手段】 第１レジスタ６−１〜６−ｎに対する読
み出し命令及び書き込み命令を同時処理する場合、第１
レジスタ６−１〜６−ｎに１対１に対応する第２レジス
タ８−１〜８−ｎから書き込み済のデータＡを読み出
し、第１レジスタ６−１〜６−ｎに新規のデータＢを書
き込むと共に転送回路９にもデータＢを転送する。第２
レジスタ８−１〜８−ｎからのデータＡの読み出しが終
了すると、転送回路９が保持しているデータＢを第２レ
ジスタ８−１〜８−ｎに書き込む。これより、第１レジ
スタ６−１〜６−ｎに対する書き込み命令及び読み出し
命令の同時処理が可能となる。
込み命令を同時処理できるマイクロコンピュータを提供
する。 【解決手段】 第１レジスタ６−１〜６−ｎに対する読
み出し命令及び書き込み命令を同時処理する場合、第１
レジスタ６−１〜６−ｎに１対１に対応する第２レジス
タ８−１〜８−ｎから書き込み済のデータＡを読み出
し、第１レジスタ６−１〜６−ｎに新規のデータＢを書
き込むと共に転送回路９にもデータＢを転送する。第２
レジスタ８−１〜８−ｎからのデータＡの読み出しが終
了すると、転送回路９が保持しているデータＢを第２レ
ジスタ８−１〜８−ｎに書き込む。これより、第１レジ
スタ６−１〜６−ｎに対する書き込み命令及び読み出し
命令の同時処理が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数命令を同時処
理できるアーキテクチャを採用したマイクロコンピュー
タに関する。
理できるアーキテクチャを採用したマイクロコンピュー
タに関する。
【０００２】
【従来の技術】一般に、複数命令を同時処理するマイク
ロコンピュータ（マイクロプロセッサとも言う）の場
合、演算処理部は複数命令を常に同時処理しなければな
らない為に複数命令と同じ数だけ設けられ、その他の構
成（ＲＡＭ、デコーダ、レジスタ等）は常に使用すると
は限らない点とチップ面積の増大を防ぐ点とを考えて単
一のままとし複数の演算処理部に共用される形態となっ
ている場合が多い。
ロコンピュータ（マイクロプロセッサとも言う）の場
合、演算処理部は複数命令を常に同時処理しなければな
らない為に複数命令と同じ数だけ設けられ、その他の構
成（ＲＡＭ、デコーダ、レジスタ等）は常に使用すると
は限らない点とチップ面積の増大を防ぐ点とを考えて単
一のままとし複数の演算処理部に共用される形態となっ
ている場合が多い。
【０００３】例えば、ＲＯＭのプログラム形態によって
は、同一レジスタに対する読み出し命令と書き込み命令
とを、この順序で連続する２つのアドレスに格納する場
合が考えられる。この場合、同一レジスタに対する読み
出し命令及び書き込み命令の同時処理は期待する読み出
しデータを保証できない為に不可能であった。そこで、
ＲＯＭから同一レジスタに対する読み出し命令及び書き
込み命令が同時出力された場合は、読み出し命令を書き
込み命令より優先させ、即ち、同一レジスタから前デー
タを読み出した後に同一レジスタに後データを書き込
み、読み出しデータを保証できる様にしていた。
は、同一レジスタに対する読み出し命令と書き込み命令
とを、この順序で連続する２つのアドレスに格納する場
合が考えられる。この場合、同一レジスタに対する読み
出し命令及び書き込み命令の同時処理は期待する読み出
しデータを保証できない為に不可能であった。そこで、
ＲＯＭから同一レジスタに対する読み出し命令及び書き
込み命令が同時出力された場合は、読み出し命令を書き
込み命令より優先させ、即ち、同一レジスタから前デー
タを読み出した後に同一レジスタに後データを書き込
み、読み出しデータを保証できる様にしていた。
【０００４】
【発明が解決しようとする課題】しかし、ＲＯＭから同
一レジスタに対する読み出し命令及び書き込み命令が同
時出力された場合は、レジスタのアクセスが競合しない
様に、読み出し命令及び書き込み命令をシリアル処理す
る為、処理速度が遅くなる問題があった。また、パイプ
ライン処理、複数命令の同時処理等のアーキテクチャを
採用するマイクロコンピュータの場合、レジスタのアク
セスの競合が起こらない様に、コンパイラを用いてプロ
グラム配列の最適化を図る。しかし、コンパイラを用い
たプログラム配列の最適化にも限界があり、レジスタの
アクセスの競合を完全に排除することは不可能であっ
た。
一レジスタに対する読み出し命令及び書き込み命令が同
時出力された場合は、レジスタのアクセスが競合しない
様に、読み出し命令及び書き込み命令をシリアル処理す
る為、処理速度が遅くなる問題があった。また、パイプ
ライン処理、複数命令の同時処理等のアーキテクチャを
採用するマイクロコンピュータの場合、レジスタのアク
セスの競合が起こらない様に、コンパイラを用いてプロ
グラム配列の最適化を図る。しかし、コンパイラを用い
たプログラム配列の最適化にも限界があり、レジスタの
アクセスの競合を完全に排除することは不可能であっ
た。
【０００５】そこで、本発明は、同一レジスタに対する
読み出し命令及び書き込み命令を同時処理できるマイク
ロコンピュータを提供することを目的とする。
読み出し命令及び書き込み命令を同時処理できるマイク
ロコンピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、プログラムメモリに
格納された複数の命令を同時処理する演算処理部を備え
たマイクロコンピュータにおいて、前記演算処理部の論
理値出力の書き込みが行われる第１レジスタ手段と、前
記第１レジスタ手段に対する書き込み命令及び読み出し
命令を同時処理する時に使用し、前記第１レジスタ手段
と同一数だけ設けられると共に前記第１レジスタ手段と
１対１に対応する第２レジスタ手段と、を備え、前記第
２レジスタ手段を、データを一括又は部分的に電気消去
でき且つデータを繰り返し書き込み及び読み出しできる
不揮発性メモリで構成したことを特徴とする。
解決する為に成されたものであり、プログラムメモリに
格納された複数の命令を同時処理する演算処理部を備え
たマイクロコンピュータにおいて、前記演算処理部の論
理値出力の書き込みが行われる第１レジスタ手段と、前
記第１レジスタ手段に対する書き込み命令及び読み出し
命令を同時処理する時に使用し、前記第１レジスタ手段
と同一数だけ設けられると共に前記第１レジスタ手段と
１対１に対応する第２レジスタ手段と、を備え、前記第
２レジスタ手段を、データを一括又は部分的に電気消去
でき且つデータを繰り返し書き込み及び読み出しできる
不揮発性メモリで構成したことを特徴とする。
【０００７】詳しくは、前記第１レジスタ手段に対する
書き込み命令及び読み出し命令を同時処理する時、前記
第２レジスタ手段から前記第１レジスタ手段と同一の前
データを読み出すと共に前記第１レジスタ手段に後デー
タを書き込み、前記第２レジスタ手段から前データの読
み出しを完了した後、前記第２レジスタ手段に前データ
に代えて後データを書き込む様にしたことを特徴とす
る。
書き込み命令及び読み出し命令を同時処理する時、前記
第２レジスタ手段から前記第１レジスタ手段と同一の前
データを読み出すと共に前記第１レジスタ手段に後デー
タを書き込み、前記第２レジスタ手段から前データの読
み出しを完了した後、前記第２レジスタ手段に前データ
に代えて後データを書き込む様にしたことを特徴とす
る。
【０００８】また、前記不揮発性メモリはフラッシュメ
モリであることを特徴とする。
モリであることを特徴とする。
【０００９】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示すブロック図である。図１において、（１）はマスク
ＲＯＭであり、マイクロコンピュータの演算処理等の各
種動作を制御する為のプログラムデータが格納されたも
のである。マスクＲＯＭ（１）は１マシンサイクル毎に
１回ずつアドレス指定されプログラムデータを読み出す
ものである。（２）はインストラクションレジスタであ
り、マスクＲＯＭ（１）の読み出しデータを保持するも
のである。（３）はインストラクションデコーダであ
り、インストラクショレジスタ（２）の保持データを解
読し、演算処理等の各種動作を実行させる為の制御信号
を出力するものである。詳しくは、インストラクション
デコーダ（３）は、１マシンサイクル期間内で、マスク
ＲＯＭ（１）の連続する２つのアドレスから読み出され
たプログラム命令を順次解読し、２つのプログラム命令
に相当する制御信号を同時出力するものである。（４）
（５）は演算処理回路であり、インストラクションデコ
ーダ（３）の解読結果に従って、各種演算処理を実行す
るものである。詳しくは、演算処理回路（４）は、イン
ストラクションデコーダ（３）による一方のプログラム
命令の解読結果に従って演算処理を行い、演算処理回路
（５）はインストラクションデコーダ（３）による他方
のプログラム命令の解読結果に従って演算処理を行う。
即ち、演算処理回路（４）（５）は、インストラクショ
ンデコーダ（３）の解読結果に従って同時に演算処理を
行う。（６−１）〜（６−ｎ）は第１レジスタであり、
演算処理回路（４）（５）の演算結果が内部バス（７）
を介してセットされるものである。（８−１）〜（８−
ｎ）は第２レジスタであり、第１レジスタ（６−１）〜
（６−ｎ）と同じ値がセットされるものである。尚、第
１レジスタの数と第２レジスタの数とは等しく、第１レ
ジスタ及び第２レジスタの各々は１対１に対応してい
る。また、第２レジスタの構造自体は、データを一括又
は部分的に電気消去でき且つデータを繰り返し書き込み
及び読み出しできる特性を有するフラッシュメモリを用
いる。また、第１レジスタに対する読み出し命令及び書
き込み命令を同時処理する場合、第１レジスタ及び第２
レジスタを同じ数ずつ使用するが、第１レジスタ及び第
２レジスタの使用数はプログラム内容に応じて１〜ｎの
範囲で使用可能である。（９）は転送回路であり、演算
処理回路（４）（５）の演算結果を第１レジスタ（６−
１）〜（６−ｎ）及び第２レジスタ（８−１）〜（８−
ｎ）に転送したり、第１レジスタ（６−１）〜（６−
ｎ）と第２レジスタ（８−１）〜（８−ｎ）との間のデ
ータ転送を制御したりするものである。
的に説明する。図１は本発明のマイクロコンピュータを
示すブロック図である。図１において、（１）はマスク
ＲＯＭであり、マイクロコンピュータの演算処理等の各
種動作を制御する為のプログラムデータが格納されたも
のである。マスクＲＯＭ（１）は１マシンサイクル毎に
１回ずつアドレス指定されプログラムデータを読み出す
ものである。（２）はインストラクションレジスタであ
り、マスクＲＯＭ（１）の読み出しデータを保持するも
のである。（３）はインストラクションデコーダであ
り、インストラクショレジスタ（２）の保持データを解
読し、演算処理等の各種動作を実行させる為の制御信号
を出力するものである。詳しくは、インストラクション
デコーダ（３）は、１マシンサイクル期間内で、マスク
ＲＯＭ（１）の連続する２つのアドレスから読み出され
たプログラム命令を順次解読し、２つのプログラム命令
に相当する制御信号を同時出力するものである。（４）
（５）は演算処理回路であり、インストラクションデコ
ーダ（３）の解読結果に従って、各種演算処理を実行す
るものである。詳しくは、演算処理回路（４）は、イン
ストラクションデコーダ（３）による一方のプログラム
命令の解読結果に従って演算処理を行い、演算処理回路
（５）はインストラクションデコーダ（３）による他方
のプログラム命令の解読結果に従って演算処理を行う。
即ち、演算処理回路（４）（５）は、インストラクショ
ンデコーダ（３）の解読結果に従って同時に演算処理を
行う。（６−１）〜（６−ｎ）は第１レジスタであり、
演算処理回路（４）（５）の演算結果が内部バス（７）
を介してセットされるものである。（８−１）〜（８−
ｎ）は第２レジスタであり、第１レジスタ（６−１）〜
（６−ｎ）と同じ値がセットされるものである。尚、第
１レジスタの数と第２レジスタの数とは等しく、第１レ
ジスタ及び第２レジスタの各々は１対１に対応してい
る。また、第２レジスタの構造自体は、データを一括又
は部分的に電気消去でき且つデータを繰り返し書き込み
及び読み出しできる特性を有するフラッシュメモリを用
いる。また、第１レジスタに対する読み出し命令及び書
き込み命令を同時処理する場合、第１レジスタ及び第２
レジスタを同じ数ずつ使用するが、第１レジスタ及び第
２レジスタの使用数はプログラム内容に応じて１〜ｎの
範囲で使用可能である。（９）は転送回路であり、演算
処理回路（４）（５）の演算結果を第１レジスタ（６−
１）〜（６−ｎ）及び第２レジスタ（８−１）〜（８−
ｎ）に転送したり、第１レジスタ（６−１）〜（６−
ｎ）と第２レジスタ（８−１）〜（８−ｎ）との間のデ
ータ転送を制御したりするものである。
【００１０】以下、図１の動作を図２のフローチャート
を用いて説明する。先ず、ＲＯＭ（１）の連続する２つ
の所定アドレスから２つのプログラム命令が順次読み出
され、インストラクションレジスタ（２）を介してイン
ストラクションデコーダ（３）で同時解読される（ステ
ップ１）。ここで、２つのプログラム命令のうち、先の
プログラム命令が第１レジスタ（６−１）〜（６−ｎ）
の読み出し命令であり、且つ、後のプログラム命令が第
１レジスタ（６−１）〜（６−ｎ）の書き込み命令であ
る場合（ステップ２ＹＥＳ）、先のプログラム命令の解
読結果に従って第１レジスタ（６−１）〜（６−ｎ）に
１対１に対応する第２レジスタ（８−１）〜（８−ｎ）
から書き込み済のデータＡを読み出し、後のプログラム
命令の解読結果に従って第１レジスタ（６−１）〜（６
−ｎ）に新規のデータＢを書き込むと共に転送回路
（９）にもデータＢを転送する（ステップ３）。尚、後
述するが、第１レジスタ（６−１）〜（６−ｎ）及び第
２レジスタ（８−１）〜（８−ｎ）は最終的に同一デー
タを保持する為、第２レジスタ（８−１）〜（８−ｎ）
からデータＡを読み出す行為は第１レジスタ（６−１）
〜（６−ｎ）からデータＡを読み出す行為と等価であ
る。第２レジスタ（８−１）〜（８−ｎ）からのデータ
Ａの読み出しが終了した場合（ステップ４ＹＥＳ）、転
送回路（９）が保持するデータＢを第２レジスタ（８−
１）〜（８−ｎ）に書き込む（ステップ５）。これよ
り、第１レジスタ（６−１）〜（６−ｎ）及び第２レジ
スタ（８−１）〜（８−ｎ）は最終的にデータＢを保持
することになる。一方、インストラクションデコーダ
（３）に供給される２つのプログラム命令のうち、先の
プログラム命令が第１レジスタ（６−１）〜（６−ｎ）
の読み出し命令であり且つ後のプログラム命令が第１レ
ジスタ（６−１）〜（６−ｎ）の書き込み命令である以
外の命令である場合（ステップ２ＮＯ）、演算処理回路
（４）（５）の演算処理結果を同時処理する通常処理を
実行する（ステップ６）。尚、ステップ１〜ステップ６
の動作説明では、第１レジスタ及び第２レジスタの全て
が読み出し及び書き込みの対象となっている様に説明し
たが、１〜ｎの範囲であれば如何なる数であっても良
い。
を用いて説明する。先ず、ＲＯＭ（１）の連続する２つ
の所定アドレスから２つのプログラム命令が順次読み出
され、インストラクションレジスタ（２）を介してイン
ストラクションデコーダ（３）で同時解読される（ステ
ップ１）。ここで、２つのプログラム命令のうち、先の
プログラム命令が第１レジスタ（６−１）〜（６−ｎ）
の読み出し命令であり、且つ、後のプログラム命令が第
１レジスタ（６−１）〜（６−ｎ）の書き込み命令であ
る場合（ステップ２ＹＥＳ）、先のプログラム命令の解
読結果に従って第１レジスタ（６−１）〜（６−ｎ）に
１対１に対応する第２レジスタ（８−１）〜（８−ｎ）
から書き込み済のデータＡを読み出し、後のプログラム
命令の解読結果に従って第１レジスタ（６−１）〜（６
−ｎ）に新規のデータＢを書き込むと共に転送回路
（９）にもデータＢを転送する（ステップ３）。尚、後
述するが、第１レジスタ（６−１）〜（６−ｎ）及び第
２レジスタ（８−１）〜（８−ｎ）は最終的に同一デー
タを保持する為、第２レジスタ（８−１）〜（８−ｎ）
からデータＡを読み出す行為は第１レジスタ（６−１）
〜（６−ｎ）からデータＡを読み出す行為と等価であ
る。第２レジスタ（８−１）〜（８−ｎ）からのデータ
Ａの読み出しが終了した場合（ステップ４ＹＥＳ）、転
送回路（９）が保持するデータＢを第２レジスタ（８−
１）〜（８−ｎ）に書き込む（ステップ５）。これよ
り、第１レジスタ（６−１）〜（６−ｎ）及び第２レジ
スタ（８−１）〜（８−ｎ）は最終的にデータＢを保持
することになる。一方、インストラクションデコーダ
（３）に供給される２つのプログラム命令のうち、先の
プログラム命令が第１レジスタ（６−１）〜（６−ｎ）
の読み出し命令であり且つ後のプログラム命令が第１レ
ジスタ（６−１）〜（６−ｎ）の書き込み命令である以
外の命令である場合（ステップ２ＮＯ）、演算処理回路
（４）（５）の演算処理結果を同時処理する通常処理を
実行する（ステップ６）。尚、ステップ１〜ステップ６
の動作説明では、第１レジスタ及び第２レジスタの全て
が読み出し及び書き込みの対象となっている様に説明し
たが、１〜ｎの範囲であれば如何なる数であっても良
い。
【００１１】以上より、 第２レジスタを設けた為、第１レジスタに対する読み
出し命令及び書き込み命令の同時処理が可能となる。 第２レジスタを第１レジスタと同一数（１対１対応）
だけ設けた為、コンパイラによるプログラムの最適化の
限界に関わらず、第１レジスタに対する読み出し命令及
び書き込み命令の同時処理が常に可能となる。
出し命令及び書き込み命令の同時処理が可能となる。 第２レジスタを第１レジスタと同一数（１対１対応）
だけ設けた為、コンパイラによるプログラムの最適化の
限界に関わらず、第１レジスタに対する読み出し命令及
び書き込み命令の同時処理が常に可能となる。
【００１２】第２レジスタをフラッシュメモリで構成
する為、電源が瞬断しても、論理動作の継続実行が可能
となる。といった作用効果を奏する。
する為、電源が瞬断しても、論理動作の継続実行が可能
となる。といった作用効果を奏する。
【００１３】
【発明の効果】本発明によれば、第２レジスタを設けた
為、第１レジスタに対する読み出し命令及び書き込み命
令の同時処理が可能となり、また、第２レジスタを第１
レジスタと同一数（１対１対応）だけ設けた為、コンパ
イラによるプログラムの最適化の限界に関わらず、第１
レジスタに対する読み出し命令及び書き込み命令の同時
処理が常に可能となり、また、第２レジスタをフラッシ
ュメモリで構成する為、電源が瞬断しても、論理動作の
継続実行が可能となる等の利点が得られる。
為、第１レジスタに対する読み出し命令及び書き込み命
令の同時処理が可能となり、また、第２レジスタを第１
レジスタと同一数（１対１対応）だけ設けた為、コンパ
イラによるプログラムの最適化の限界に関わらず、第１
レジスタに対する読み出し命令及び書き込み命令の同時
処理が常に可能となり、また、第２レジスタをフラッシ
ュメモリで構成する為、電源が瞬断しても、論理動作の
継続実行が可能となる等の利点が得られる。
【図１】本発明のマイクロコンピュータを示すブロック
図である。
図である。
【図２】図１の動作を示すフローチャートである。
【符号の説明】 （１） マスクＲＯＭ （４）（５） 演算処理回路 （６−１）〜（６−ｎ） 第１レジスタ （８−１）〜（８−ｎ） 第２レジスタ
Claims (3)
- 【請求項１】 プログラムメモリに格納された複数の命
令を同時処理する演算処理部を備えたマイクロコンピュ
ータにおいて、 前記演算処理部の論理値出力の書き込みが行われる第１
レジスタ手段と、 前記第１レジスタ手段に対する書き込み命令及び読み出
し命令を同時処理する時に使用し、前記第１レジスタ手
段と同一数だけ設けられると共に前記第１レジスタ手段
と１対１に対応する第２レジスタ手段と、を備え、 前記第２レジスタ手段を、データを一括又は部分的に電
気消去でき且つデータを繰り返し書き込み及び読み出し
できる不揮発性メモリで構成したことを特徴とするマイ
クロコンピュータ。 - 【請求項２】 前記第１レジスタ手段に対する書き込み
命令及び読み出し命令を同時処理する時、前記第２レジ
スタ手段から前記第１レジスタ手段と同一の前データを
読み出すと共に前記第１レジスタ手段に後データを書き
込み、前記第２レジスタ手段から前データの読み出しを
完了した後、前記第２レジスタ手段に前データに代えて
後データを書き込む様にしたことを特徴とする請求項１
記載のマイクロコンピュータ。 - 【請求項３】 前記不揮発性メモリはフラッシュメモリ
であることを特徴とする請求項１記載のマイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30057097A JPH11134192A (ja) | 1997-10-31 | 1997-10-31 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30057097A JPH11134192A (ja) | 1997-10-31 | 1997-10-31 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134192A true JPH11134192A (ja) | 1999-05-21 |
Family
ID=17886439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30057097A Pending JPH11134192A (ja) | 1997-10-31 | 1997-10-31 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134192A (ja) |
-
1997
- 1997-10-31 JP JP30057097A patent/JPH11134192A/ja active Pending
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