JP2013503412A - 割込み可能なnand型フラッシュ・メモリ - Google Patents
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Abstract
Description
フラッシュ・メモリは、大きなセクションで消去されるソリッドステートの不揮発性メモリであり、多種の電化製品で普及している。フラッシュ・メモリは、各々が浮遊ゲート・トランジスタを含むメモリ・セルから成る。メモリ・セルの状態は、対応する浮遊ゲート上の電荷の量で制御される。メモリ・セルの状態を変化させるために、電子を(プログラミングを通じて)浮遊ゲートに追加し、または、(消去により)浮遊ゲートから除去することができる。従来は、各メモリ・セルは、各状態が浮遊ゲート上の相違なる電荷範囲に対応する2つの相違なる状態のみを有することで1ビットの情報を含む。より新規なフラッシュ・メモリ・セルは、より多数の相違なる状態(例えば、2ビットの情報に対して4つの状態)を有することによって、各々が複数ビットの情報を含むことができる。
る。
ここで説明する制御回路300の動作の第1の実施形態では、補助データ・レジスタ313Aと補助アドレス・レジスタ313Bが1組の追加の内部レジスタであってもよい。これにより、内部データ・レジスタ311Aと内部アドレス・レジスタ311Bを、非読出し動作(例えば、プログラム動作および消去動作)で利用するために予約することができる。一方、補助データ・レジスタ313Aと補助アドレス・レジスタ313Bが、読出し動作に専用の内部レジスタであってもよい。
制御回路300の動作の第2の実施形態では、補助内部データ・レジスタ313Aはバックアップ・データ・レジスタであり、補助内部アドレス・レジスタ313Bはバックアップ・アドレス・レジスタである。この場合、内部レジスタ311は、読出しコマンド、プログラム・コマンド、消去コマンドを含めて全ての種類のコマンドに使用される。この場合、コマンド回路320は、読出しコマンドが処理中の非読出しコマンドに割り込むとコマンド回路320が判定したときに、処理中のプログラム・コマンドまたは消去コマンドのデータおよびアドレスの状態を内部レジスタ311からバックアップ・レジスタ313にバックアップするように構成される。次いで、読出しコマンドに割り込むためのデータとアドレスが内部レジスタ311に送信され、それにより読出しコマンドが実行される。読出しコマンドへの割込みが完了した後、プログラム・コマンドまたは消去コマンドをさらに処理するために、割り込まれた非読出しコマンドのデータとアドレスがバックアップ・レジスタ313から内部レジスタ311に復元される。さらに割り込むことなくプログラム・コマンドまたは消去コマンドを完了してもよいが、プログラム・コマンドまたは消去コマンドが完了する前に、プログラム・コマンドまたは消去コマンドは複数回割り込まれるであろう。
Claims (15)
- プログラム可能かつ消去可能な複数のメモリ・セル(212)と、
前記複数のメモリ・セルを対象とした少なくとも読出しコマンド、プログラム・コマンド、および消去コマンドを含む、複数のコマンドに応答するように構成した制御回路(211、300)と、
読出しコマンド、プログラム・コマンド、および消去コマンドを外部コマンド・ソースから前記制御回路に送信するように前記制御回路に通信可能に接続した、通信バス・インタフェース(203)とを備えた物理NANDフラッシュ・メモリ論理ユニット(201)であって、
前記制御回路は、
内部データ・レジスタ(311A)と、内部アドレス・レジスタ(311B)と、外部データ・レジスタ(312A)と、外部アドレス・レジスタ(312B)と、補助データ・レジスタ(313A)と、補助アドレス・レジスタ(313B)とを備えた複数のレジスタ(310)と、
前記複数のレジスタを制御することによって前記複数のコマンドに応答するためのコマンド回路(320)と、
を備えたことを特徴とする物理NANDフラッシュ・メモリ論理ユニット(201)。 - 前記内部データ・レジスタは、第1の内部データ・レジスタであり、
前記内部アドレス・レジスタは、第1の内部アドレス・レジスタであり、
前記第1の内部データ・レジスタ及び前記第1の内部アドレス・レジスタは、専ら非読出しコマンドに使用され、
前記補助データ・レジスタは、第2の内部データ・レジスタであり、
前記補助アドレス・レジスタは、第2の内部アドレス・レジスタであり、
前記第2の内部データ・レジスタ及び前記第2の内部アドレス・レジスタは、専ら読出しコマンドに使用されることを特徴とする請求項1に記載の物理NANDフラッシュ・メモリ論理ユニット。 - 前記非読出しコマンドは、プログラム・コマンド及び消去コマンドを含むことを特徴とする請求項2に記載の物理NANDフラッシュ・メモリ論理ユニット。
- 前記複数のメモリ・セル上でコマンドを実行するときに、前記第2の内部データ・レジスタ及び前記第2の内部アドレス・レジスタは、前記第1の内部データ・レジスタ及び前記第1の内部アドレス・レジスタよりも、少なくとも幾つかの環境下において処理する優先順位を有することを特徴とする請求項3に記載の物理NANDフラッシュ・メモリ論理ユニット。
- 前記コマンド回路は、
前記外部アドレス・レジスタ内のアドレスに関連付けられたコマンドのタイプを検出し、
前記コマンドのタイプが、プログラム・コマンド・タイプである場合には、利用可能となった前記第1の内部データ・レジスタに前記外部データ・レジスタからデータを転送し、及び利用可能となった前記第1の内部アドレス・レジスタに前記外部アドレス・レジスタ内の前記アドレスを転送し、
前記コマンドのタイプが、消去コマンド・タイプである場合には、利用可能となった前記第1の内部アドレス・レジスタに前記外部アドレス・レジスタ内の前記アドレスを転送し、
前記コマンドのタイプが、読出しコマンド・タイプである場合には、前記第2の内部アドレス・レジスタに前記外部アドレス・レジスタ内の前記アドレスを転送する、
ように構成されたことを特徴とする請求項4に記載の物理NANDフラッシュ・メモリ論理ユニット。 - 前記コマンド回路は、読出しコマンドが処理中のプログラム・コマンドに、前記処理中のプログラム・コマンドに対応する前記プログラム動作の検証段階の最中に前記読出しコマンドが前記処理中のプログラム・コマンドに割り込むように、割り込むことを決定することを特徴とする請求項1に記載の物理NANDフラッシュ・メモリ論理ユニット。
- 前記コマンド回路は、読出しコマンドが処理中のプログラム・コマンドに、前記処理中のプログラム・コマンドに対応する前記プログラム動作において所定の時間より多くの時間が残っている場合には割り込むと決定することを特徴とする請求項1に記載の物理NANDフラッシュ・メモリ論理ユニット。
- 前記内部データ・レジスタ及び前記内部アドレス・レジスタは、読出しコマンド及び非読出しコマンドに使用され、
前記補助データ・レジスタは、バックアップ・データ・レジスタであり、
前記補助アドレス・レジスタは、バックアップ・アドレス・レジスタであって、
前記コマンド回路は、
a)前記コマンド回路が、読出しコマンドが処理中のプログラム・コマンドに割り込むと決定したとき、前記処理中のプログラム・コマンドのデータ及びアドレスの状態を前記内部データ・レジスタ及び前記内部アドレス・レジスタから前記バックアップ・データ・レジスタ及び前記バックアップ・アドレス・レジスタにバックアップし、
b)割り込んだ前記読出しコマンドによって指定された読出しを前記複数のメモリ・セル上で実行するために、前記割り込んだ読出しコマンドのアドレスを前記内部アドレス・レジスタに送信し、
c)前記割り込んだ読出しコマンドが完了した後の何らかの時点に、前記プログラム・コマンドをさらに処理するために、前記処理中のプログラム・コマンドの前記データ及びアドレスを前記内部データ・レジスタ及び前記内部アドレス・レジスタに復元する、
ように構成されたことを特徴とする請求項1に記載の物理NANDフラッシュ・メモリ論理ユニット。 - 前記読出しコマンドは、第1の読出しコマンドであり、
前記コマンド回路は、
d)前記コマンド回路が、第2の読出しコマンドが処理中の消去コマンドに割り込むことを決定したとき、前記処理中の消去コマンドの状態を少なくとも前記バックアップ・アドレス・レジスタにバックアップし、
e)割り込んだ前記第2の読出しコマンドによって指定された読出しを前記複数のメモリ・セル上で実行するために、前記割り込んだ第2の読出しコマンドのアドレスを前記内部アドレス・レジスタに送信し、
f)前記割り込んだ第2の読出しコマンドが完了した後の何らかの時点に、前記消去コマンドをさらに処理するために、前記処理中の消去コマンドの前記状態を少なくとも前記内部アドレス・レジスタに復元する、
ようにさらに構成されたことを特徴とする請求項8に記載の物理NANDフラッシュ・メモリ論理ユニット。 - 前記内部データ・レジスタ及び前記内部アドレス・レジスタは、読出しコマンド及び非読出しコマンドに使用され、
前記補助データ・レジスタは、バックアップ・データ・レジスタであり、
前記補助アドレス・レジスタは、バックアップ・アドレス・レジスタであって、
前記コマンド回路は、
a)前記コマンド回路が読出しコマンドが処理中の消去コマンドに割り込むと決定したとき、前記処理中の消去コマンドの状態を少なくとも前記バックアップ・アドレス・レジスタにバックアップし、
b)割り込んだ前記読出しコマンドによって指定された読出しを前記複数のメモリ・セル上で実行するために、前記割り込んだ読出しコマンドのアドレスを前記内部アドレス・レジスタに送信し、
c)前記割り込んだ読出しコマンドが完了した後の何らかの時点に、前記消去コマンドをさらに処理するために、前記処理中の消去コマンドの前記状態を少なくとも前記内部アドレス・レジスタに復元する、
ように構成されたことを特徴とする請求項1に記載の物理NANDフラッシュ・メモリ論理ユニット。 - 前記複数のメモリ・セルの各々は、複数ビットのメモリ・セルであることを特徴とする請求項1に記載の物理NANDフラッシュ・メモリ論理ユニット。
- 前記複数のコマンドは、ONFIプロトコル及び互換の複数のコマンドを排他的に含むことを特徴とする請求項1に記載の物理NANDフラッシュ・メモリ論理ユニット。
- 物理NANDフラッシュ・メモリ論理ユニット(201)の制御回路(211、300)を動作させるための方法(400、500)であって、
プログラム・コマンドを、前記プログラム・コマンドに関連するデータを外部データ・レジスタ(312A)内に配置し、前記プログラム・コマンドに関連するアドレスを外部アドレス・レジスタ(312B)内に配置することによって受信するステップ(401、501)と、
内部データ・レジスタ(311A)及び内部アドレス・レジスタ(311B)が前記プログラム・コマンドを受信する準備ができていることを決定する決定ステップ(411、511)と、
前記決定ステップに応答して、前記プログラム・コマンドに関連する前記データを内部データ・レジスタに送信し(413、513)、前記プログラム・コマンドに関連する前記アドレスを内部アドレス・レジスタに送信する(414、514)ことによって、前記プログラム・コマンドを前記内部データ・レジスタ及び前記内部アドレス・レジスタに送信するステップと、
前記プログラム・コマンドを前記内部データ・レジスタ及び前記内部アドレス・レジスタに送信した後に、前記プログラム・コマンドの処理を、前記プログラム・コマンドに関連する前記アドレスによってアドレス指定された複数のメモリ・セル(212)の一部で開始するステップ(416、515)と、
依然として前記プログラム・コマンドを処理している間に、前記外部アドレス・レジスタで受信した読出しコマンドが前記プログラム・コマンドの処理に割り込むことを決定するステップ(502、532)と、
補助データ・レジスタ及び補助アドレス・レジスタを用いて前記プログラム・コマンドの処理に割り込むステップ(536、537)と、
前記読出しコマンドを前記複数のメモリ・セル上で処理するステップ(538)と、
前記読出しコマンドを処理した後、前記プログラム・コマンドの処理を再開するステップ(437、542)と、
を備えることを特徴とする方法。 - 前記補助データ・レジスタ及び前記補助アドレス・レジスタを用いて前記プログラム・コマンドの処理に割り込む方法は、
前記プログラム・コマンドに関連する前記データを前記内部データ・レジスタから前記補助データ・レジスタにバックアップするステップと、
前記プログラム・コマンドに関連する前記アドレスを前記内部アドレス・レジスタから前記補助アドレス・レジスタにバックアップするステップと、
前記バックアップするステップの後に、前記読出しコマンドに関連する前記アドレスを前記外部アドレス・レジスタから前記内部アドレス・レジスタに送信するステップとを備え、
前記読出しコマンドを処理する方法は、
前記読出しコマンドに関連する前記アドレスによってアドレス指定される前記複数のメモリ・セルの一部の内容を前記内部データ・レジスタに読み出すステップと、
読み出した前記データを前記内部データ・レジスタから前記外部データ・レジスタに送信するステップとを備え、
前記プログラム・コマンドの処理を再開する方法は、
前記プログラム・コマンドに関連する前記データを前記補助データ・レジスタから前記内部データ・レジスタに送信するステップと、
前記プログラム・コマンドに関連する前記アドレスを前記補助アドレス・レジスタから前記内部アドレス・レジスタに送信するステップと、
を備えることを特徴とする請求項13に記載の方法。 - 前記補助データ・レジスタ及び前記補助アドレス・レジスタを用いて前記プログラム・コマンドの処理に割り込む方法は、
前記読出しコマンドに関連するアドレスを前記外部アドレス・レジスタから前記補助アドレス・レジスタに送信するステップと、
前記プログラム動作が一時停止するように前記内部データ・レジスタ及び前記内部アドレス・レジスタを無効にするステップとを備え、
前記読出しコマンドを処理する方法は、
前記読出しコマンドに関連する前記アドレスによってアドレス指定される前記複数のメモリ・セルの一部の前記内容が前記補助データ・レジスタに読み出されるように、前記補助データ・レジスタ及び前記補助アドレス・レジスタを有効にするステップと、
読み出した前記データを前記補助データ・レジスタから前記外部データ・レジスタに送信するステップとを備え、
前記プログラム・コマンドの処理を再開する方法は、
前記補助データ・レジスタ及び前記補助アドレス・レジスタを無効にするステップと、
前記プログラム・コマンドが再開するように、前記内部データ・レジスタ及び前記内部アドレス・レジスタを有効にするステップと、
を備えることを特徴とする請求項13に記載の方法。
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