JPH01280832A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、演算処理装置により１つもしくは複数のオ
ペランドをソースオペランド及びソースオペランドとし
て処理することができ、且つソースオペランドサイズと
デスティネーションオペラ７・７　　　　　　　　ンド
サイズを各々別々に指定することのできる命令を備えた
データ処理装置に関するものである。

〔従来の技術〕

第３０図は従来のデータ処理装置における演算処理部と
しての算術論理演算ユニット（ＡＬＵ）を示すブロック
図である。

第３０図において１はソースデータＤｓがロードされる
レジスタ、２はデスティネーションデータＤｄｌがロー
ドされるレジスタ、３はＡＬＵ　、　４は演算結果Ｄｄ
２が格納されるレジスタ、５はフラグ検出回路、６．７
．８はデータバス、Ｓはソースデータのサイズ指定信号
、Ｄはデスティネーションデータのサイズ指定信号であ
る。

次にこのデータ処理装置の動作について説明する。従来
のデータ処理装置においては、特殊な命令を除いて、一
般に演算命令、転送命令においては単一のデータサイズ
情報を用いていた。そのため、データサイズ情報として
複雑な処理をする必要はなかった。

第３０図に示す従来のデータ処理装置の例においては、
サイズ指定信号ＳによってソースデータＤｓのサイズが
指定され、サイズ指定信号りによってデスティネーシッ
ンデータＤｂｌＯサイズとフラグのサイズが指定される
。そして、ソースデータＤｓはデータバス６を通してレ
ジスタ１にロードされ、デスティネーションデータＤｄ
ｌはデータバス７を通してレジスタ２にロードされる。

これら２つのデータはＡＬＵ３に送られ、演算が行われ
、演算結果Ｄｄ２が得られてレジスタ４とフラグ検出回
路５に送られる。フラグ検出回路５においては、サイズ
指定信号りによって指定された、デスティネーシッンデ
ータＤｂｌＯサイズと同じサイズで、フラグの検出が行
われる。

〔発明が解決しようとする課題〕

従来のデータ処理装置におけるＡＬＵ等の演算処理部は
、以上のように構成されているので、フラグサイズをデ
スティネーションデータのサイズ以外のサイズに指定出
来ないため、ソースデータとデスティネーションデータ
のサイズが異なり、フラグサイズをデスティネーション
データのサイズ以外に指定しなければならない場合には
正しいフラグが得ることが困難であり、演算処理速度が
低下するという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ソースオペランドサイズ、デスティネーショ
ンオペランドサイズの両方に対して各々独立にサイズを
指定できる命令セットを備えたデータ処理装置において
、あらゆる命令の実行を高速に処理できるようにその演
算処理部を構成したデータ処理装置の提供を目的とする
。

〔課題を解決するための手段〕

この発明に係るデータ処理装置は、ソースオペランドサ
イズ、デスティネーションオペランドサイズの指定信号
以外に、演算結果のデータ及びステータスフラグ検出回
路用に独立してサイズ指定信号を得られるようにしたも
のである。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１１本発明のデータ処理装置の命令フォーマット本発
明のデータ処理装置の命令は１６ビツト単位で可変長と
なっており、奇数バイト長の命令は使用しない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとするため、特に工夫された命令フォーマット体系
を有する０例えば、２オペランド命令に対して、基本的
に「４バイト＋拡張部」の構成を有し、すべてのアドレ
ッシングモードが利用できる一般形フオーマントと頻度
の高い命令とアドレッシングモードのみを使用できる短
縮形フォーマットの２つのフォーマットがある。

本発明のデータ処理装置の命令フォーマット中に現われ
る記号の意味は次の通りである。

−：オペコードの入る部分 ＃：リテラル、または即値の入る部分 Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマットは、第５図に示すように、右側がＬＳＢ（
最下位ビット）側で、かつ高いアドレスになっている。

アドレスＮとアドレスＮ　Ｎ＋１　　の２バイトを見な
いと命令フォーマントが判別できないようになっている
が、これは、命令が必ず１６ビツト　（２バイト）単位
でフェフチ、デコードされることを前提としたためであ
る。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのＥａまたはｓｈの拡張部は、必
ずそのＥａまたはｓｈの基本部を含むハーフワードの直
後に置かれる。これは、命令により暗黙に指定される即
値データあるいは命令の拡張部に優先する。したがって
、４バイト以上の命令では、Ｅａの拡張部によって命令
のオペコードが分断される場合がある。

また、後述するように、多重間接モードによって、Ｅａ
の拡張部にさらに拡張部が付く場合にも、次の命令オペ
コードよりもそちらの方が優先される０例えば、第１ハ
ーフワードにＥａｌを含み、第２ハーフワードにＥａ２
を含み、第３ハーフワードまである６バイト命令の場合
を考える。Ｅａｌに多重間接モードを使用したため、普
通の拡張部のはかに多重間接モードの拡張部も付（もの
とする。

この時、実際の命令ビットパターンは、命令の第１ハー
フワード（Ｅａｌの基本部を含む）　、Ｅａｌの拡張部
、Ｅａｌの多重間接モード拡張部、命令の第２ハーフワ
ード（Ｅａ２の基本部を含む）　、Ｅａｌの拡張部、命
令の第３ハーフワード、の順となる。

（１，１）短縮形２オペランド命令 第６図から第９図に示す、２オペランド命令の短縮形フ
ォーマットである。

第７図はメモリーレジスタ間演算命令のフォーマットで
ある。このフォーマントにはソースオペランド側がメモ
リとなるＬ−ｆｏｒｍａｔとデスティネーションオペラ
ンド側がメモリとなるＳ−ｆｏｒｍａｔがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールド、Ｒｈはデスティネーションオペランドのレ
ジスタの指定フィールド、ＲＲはｓｈのオペランドサイ
ズの指定をあられす、レジスタ上に置かれたデスティネ
ーションオペランドのサイズは、３２ビツトに固定され
ている。レジスタ側とメモリ側のサイズが異なり、ソー
ス側のサイズが小さい場合に符号拡張が行なわれる。

５−ｆｏｒｔｓａｔではｓｈはデスティネーションオペ
ランドの指定フィールド、Ｒｈはソースオペランドのレ
ジスタ指定フィールド、ＲＲはｓｈのオペランドサイズ
の指定を表す。レジスタ上に置かれたソースオペランド
のサイズは、３２ビツトに固定されている。

レジスタ側とメモリ側のサイズが異なり、ソース側のサ
イズが大きい場合にあふれた部分の切捨てとオーバーフ
ローチエツクが行なわれる。

第８図はレジスターレジスタ間演算命令のフォーマット
（Ｒ−ｆｏｒｍａｔ）である、　Ｒｈはデスティネーシ
ョンレジスタの指定フィールド１、はソースレジスタの
指定フィールドである。オペランドサイズは３２ビツト
のみである。

第９図はリテラル−メモリ間演算命令のフォーマット（
Ｑ−ｆｏｒｍａｔ）である、　ＭＭＣよディスティネー
ションオペランドサイズの指定フィールド、１！８１は
リテラルによるソースオペランドの指定フィールド、ｓ
ｈはデスティネーションオペランドの指定フィールドで
ある。

第９図は即値−メモリ間演算命令のフォーマント（Ｉ−
ｆｏｒｓ＋ａｔ）である、　ＭＭはオペランドサイズの
指定フィールド（ソース、ディスティネーションで共通
）、Ｓｈはデスティネーションオペランドの指定フィー
ルドである。Ｉ−ｆｏｒｍａｔの即値のサイズは、デス
ティネーション側のオペランドのサイズと共通に８．１
６．３２　　ビットとなり、ゼロ拡張、符号拡張は行な
われない。

（１，２）−膜形１オペランド命令 第１０図は１オペランド命令の一般形フオーマット（Ｇ
ｌ−ｆｏｒｔｓａｔ）である、　ＭＭはオペランドサイ
ズの指定フィールドである。一部のＧｌ−ｆｏｒｍａｔ
命令では、Ｉｌ！ａの拡張部以外にも拡張部がある。ま
た、聞を使用しない命令もある。

（１，３）−膜形２オペランド命令 第１１図から第１３図は２オペランド命令の一般形フオ
ーマットである。このフォーマントに含まれるのは、８
ビツトで指定する一般形アドレッシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合がある。

第１１図第１オペランドがメモリ読出しを必要とする命
令のフォーマット（Ｇ−４ｏｒｓａｔ）である、　Ｅａ
Ｍはデスティネーションオペランドの指定フィールド、
開はデスティネーションオペランドサイズの指定フィー
ルド、ＥａＲはソースオペランド指定フィールド、ＲＲ
はソースオペランドサイズの指定フィールドである。

このように本発明のデータ処理装置の２オペランド命令
の一般形フオーマットでは２つのオペランドに対してそ
れぞれ独立にオペランドサイズを指定することができる
。

第１２図は第１オペランドが８ビフト即値の命令のフォ
ーマット（Ｅ−ｆｏｒｍａｔ）である、　ＥａＭはデス
ティネーションオベラジドの指定フィールド、財はデス
ティネーションオペランドサイズの指定フィールド、１
１１１１１ｇ１１はソースオペランド値である。

Ｅ−ｆｏｒｓ＋ａｔとＩ−ｆｏｒｍａｔとは機能的には
似たものであるが、考え方の点では大きく違っている。

即ち、Ｅ−ｆｏｒｍａｔはあくまでも２オペランド−船
形（Ｇ−ｆｏｒａｈａ　ｔ）の派生形であり、ソースオ
ペランドのサイズが８ビツト固定、ディスティネーショ
ンオペランドのサイズが８．１６．３２ビツトから選択
となっている。つまり、異種サイズ間の演算を前提とし
、デスティネーションオペランドのサイズに合わせて８
ビツトのソースオペランドがゼロ拡張または符号拡張さ
れる。一方、Ｉ−ｆｏｒ＋＊ａｔは、特に転送命令、比
較命令で頻度の多い即値のパターンを短縮形にしたもの
であり、ソースオペランドとディスティネーションオペ
ランドのサイズは等しい。

第１４図は第１オペランドがアドレス計算のみの命令の
フォーマット（ＧＡ−ｆｏｒｍａｔ）である、　Ｅａ−
はデスティネーションオペランドの指定フィールド、四
はデスティネーションオペランドサイズの指定フィール
ド、ＥａＡはソースオペランドの指定フィールドである
。ソースオペランドとしては実行アドレスの計算結果自
体が使用される。

第１４図はショートブランチ命令のフォーマットである
。　ｃｃｃｃはブランチ条件指定フィールドであり、ｄ
ｉｓｐ：８はジャンプ先との変位指定フィールドであり
、本発明のデータ処理装置では８ビツトで変位を指定す
る場合には、ビットパターンでの指定値を２倍して変位
値とする （１．４）アドレッシングモード 本発明のデータ処理装置のアドレッシングモード指定方
法には、レジスタを含めて６ビツトで指定する短縮形と
、８ビツトで指定する一般形がある。

未定義のアドレッシングモードを指定した場合、あるい
は意味的に考えて明らかにおかしなアドレッシングモー
ドの組み合わせを指定した場合には、未定義命令を実行
した場合と同じく予約命令例外を発生し、例外処理を起
動する。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレッシングモード
指定フィールドで即値モードを使用した場合などである
。

フォーマットの図中で使われる記号は、つぎの通りであ
る。

Ｒｎ：レジスタ指定 ｍｅｍＥＡ　：　Ａで示されるアドレスのメモリ内容（
Ｓｈ）　：　６ビツトの短縮形アドレッシングモードで
の指定方法 （Ｅａ）　：　８　ヒツトの一般形アドレッシングモー
ドでの指定方法 フォーマットの図で点線で囲まれた部分は、拡張部を示
す。

（１，４，１）　基本アドレッシングモード本発明のデ
ータ処理装置は様々なアドレッシングモードをサポート
する。そのうち、本発明のデータ処理装置でサポートす
る基本アドレッシングモードには、レジスタ直接モード
、レジスタ間接モード、レジスタ相対間接モード、即値
モード、絶対モード、ＰＣ相対間接モード、スタックポ
フブモード、スタックブツシュモードがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。フォーマットは第１５図に示す。図中、
Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。フォーマットは第
１７図に示す０図中、Ｒｎは汎用レジスタの番号を示す
。

レジスタ相対間接モードは、ディスプレースメント値が
１６ビツトか３２ビツトかにより、２種類ある。それぞ
れ、レジスタの内容に１６ビツトまたは３２ビツトのデ
ィスプレースメント値を加えた値をアドレスとするメモ
リの内容をオペランドとする。

フォーマットは第１８図に示す０図中、Ｒｎは汎用レジ
スタの番号を示す、“ｄｉｓｐ：１６”と”、ｄｉｓｐ
：３２”はそれぞれ、１６ビツトのディスプレースメン
ト値、３２ビツトのディスプレースメント値を示す。デ
ィスプレースメント値は符号付きとして扱う。

即値モードは、命令コード中で指定されるビットパター
ンをそのまま２進数と見なしてオペランドとする。フォ
ーマントは第１９図に示す０図中、’ｆａｎ　ｄａｔａ
”は即値を示す＊　’ｉｍ＋ｍ　ｄａｔａ”のサイズは
オペランドサイズとして命令中で指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類ある。それぞれ、命
令コード中で指定される１６ビツトまたは３２ビツトの
ビットパターンをアドレスとしたメモリの内容をオペラ
ンドとする。フォーマットは第１９図に示す、“ａｂｓ
　：　１６”と”ａｂｓ：３２”はそれぞれ、１６ビツ
ト、３２ビツトのアドレス値を示す、“ａｂｓ　：　１
６’″でアドレスが示されるときは指定されたアドレス
値を３２ビツトに符号拡張する。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビツトか３２ビツトかにより、２種類ある。それぞれ、
プログラムカウンタの内容に１６ビツトまたは３２ビツ
トのディスプレースメント値を加えた値をアドレスとす
るメモリの内容をオペランドとする。フォーマットは第
２０図に示す、　’ｄｉｓｐ：１６”と’ｄｉｓｐ：３
２’は、それぞれ、１６ビツトのディスプレースメント
値、３２ピントのディスプレースメント値を示す。ディ
スプレースメント値は符号付きとして扱う。ＰＣ相対間
接モードにおいて参照されるプログラムカウンタの値は
、そのオペランドを含む命令の先頭アドレスである。多
段間接アドレシングモードにおいてプログラムカウンタ
の値が参照される場合にも、同じように命令先頭のアド
レスをｐｃ相対の基準値として使用する。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、ＳＰをオペランドサイズだけイ
ンクリメントする。例えば、３２ピントデータを扱う時
には、オペランドアクセス後にＳＰが＋４だけ更新され
る。Ｂ、　Ｈのサイズのオペランドに対するスタックポ
ツプモードの指定も可能であり、それぞれＳＰが＋１．
＋２だけ更新される。フォーマットは第２１図に示す。

オペランドに対しスタックポツプモードが意味を持たな
いものに対しては、予約命令例外を発生する。具体的に
予約命令例外となるのは、Ｗｒ　ｉ　ｔｅオペランド、
ｒｅａｄ−ｍｏｄＨｙ−ｗｒｉｔｅオペランドに対する
スタックホップモード指定である。

スタックブツシュモードはＳＰの内容をオペランドサイ
ズだけデクリメントした内容をアドレスとするメモリの
内容をオペランドとする。スタックブツシュモードでは
オペランドアクセス前にＳＰがデクリメントされる。例
えば、３２ビツトデータを扱う時には、オペランドアク
セス前にＳＰが−４だけ更新される。Ｂ、　Ｈのサイズ
のオペランドに対するスタックブツシュモードの指定も
可能であり、それぞれＳＰが−１，−２だけ更新される
。フォーマントは第２２図に示す。オペランドに対して
スタックブツシュモードが意味を持たないものに対して
は、予約命令例外を発生する。具体的に予約命令例外と
なるのは、ｒｅａｄオペランド、ｒｅａｄ−ｍｏｄｉｆ
ｙ−ｗｒｉｔｅオペランドに対すスタックブツシュモー
ド指定である。

（１，４，２）多段間接アドレッシングモード複雑なア
ドレッシングも、基本的には加算と間接参照の組み合わ
せに分解することができる。したがって、加算と間接参
照のオペレーションをアドレッシングのプリミティブと
して与えておき、それを任意に組み合わせることができ
れば、どんな複雑なアドレッシングモードをも実現する
ことができる。本発明のデータ処理装置の多段間接アド
レッシングモードはこのような考え方にたったアドレッ
シングモードである。複雑なアドレッシングモードは、
モジュール間のデータ参照あるいはＡＩ（Ａｒｔｉｆｉ
ｃｉａｌ　Ｉｎｔｅｌｉｇｅｎｃｅ：人工知能）言語の
処理系に特に有用である。

多段間接アドレッシングモードを指定するとき、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード、ＰＣベース多段間接モード、絶対ベ
ース多段間接モードの３種類の指定方法のうちいずれか
１つを指定する。

レジスタベース多段間接モードはレジスタの値を、拡張
する多段間接アドレッシングのベース値とするアドレッ
シングモードである。フォーマットは第２３図に示す。

図中、Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはプログラムカウンタの値を
、拡張する多段間接アドレッシングのベース値とするア
ドレッシングモードである。フォーマットは第２４図に
示す。

絶対ベース多段間接モードはゼロを、拡張する多段間接
アドレッシングのベース値とするアドレフシングモード
である。フォーマットは第２５図に示す。

拡張する多段間接モード指定フィールドは、１６ビツト
を単位としており、これを任意回繰り返す。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（×１、×２
、×４、×８）と加算及びメモリの間接参照を行なう。

多段間接モードのフォーマントは第２６図に示す。各フ
ィールドは以下に示す意味をもつ。

Ｅ・０　：多段間接モード継続 Ｅ−１ニアドレス計算終了 ｔＩＩ＋ｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅ
ｒａｎｄ■−０：メモリ間接参照なし ｔａｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃａｌｅ　＝
＝ｌ＞　ｔａｐ■＝１：メモリ間接参照あり ５ｅｔｓ　ｔａｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃ
ａｌｅ　　＝−＞　ｔｔａｐＭ−０：　＜Ｒｘ＞をイン
デクスとして使用ｈ＝１：特殊なインデクス ＜ＲＸ＞・０　インデクス値を加算しない（Ｒｘ＝Ｏ） ＜Ｒ）（＞＝１　　プログラムカウンタをインデクス値
として使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞−２〜　　ｒｅｓｅｒｖｅｄ Ｄ−０：多段間接モード中の４ビツトのフィールドｄ４
の値を４倍してディスプレースメント値とし、これを加
算する。ｄ４は符号付きとして扱い、オペランドのサ イズとは関係なく必ず４倍して使用す る Ｄ−１：多段間接モードの拡張部で指定されたｄｉｓｐ
ｘ（１６／３２ビツト）をディスプレースメント値とし
、これを加算する 拡張部のサイズはｄ４フィールドで指定する ｄ４＝ｏ００１　　　ｄｉｓｐｘは１６ビツトｄ４ＪＯ
１０ｄｉｓｐｘ　は３２ビットＸｘ：インデクスのスケ
ール（ｓｃａｌｅ　＝　１／２／４プログラムカウンタ
に対して×２、×４、×８のスケーリングを行なった場
合には、その段の処理終了後の中間値（ｔａｐ）として
、不定値が入る。

この多段間接モードによって得られる実効アドレスは予
測できない値となるが、例外は発生しない。

プログラムカウンタに対するスケーリングの指定は行な
ってはいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第２７図、第２８図に示す。第２７図は多段間接モ
ードが継続するか終了するかのバリエーションを示す。

第２８図はディスプレースメントのサイズのバリエーシ
ョンを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上、任意の段数が可能
になっている。

（２）機能ブロックの構成 第１図に本発明のデータ処理装置のブロック図を示す。

本発明のデータ処理装置の内部構成を機能的に大別する
と、命令フェンチ部１５１．命令デコード部１５２、Ｐ
Ｃ計算部１５３．オペランドアドレス計算部１５４゜マ
イクロＲＯＭ部１５５．データ演算部１５６．外部バス
インターフェイス部１５７等に分かれる。

第１図では、その他にＣＰＵ外部にアドレスを出力する
アドレス出力回路１５８とＣＰＩＩ外部とデータの入出
力を行うデータ入出力回路１５９を他の機能ブロック部
と分けて示した。

（２，１）命令フェッチ部 命令フェッチ部１５１にはブランチバッファ、命令キュ
ーとその制御部等が含まれ、次にフェッチすべき命令の
アドレスを決定して、ブランチバッファあるいはＣＰＵ
外部のメモリから命令をフェッチする。ブランチバッフ
ァへの命令登録も行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバソファの動作の詳細
は特願昭６１−２０２０４１号で詳しく述べられている
。

次にフェッチすべき命令のアドレスは命令キューに入力
すべき命令のアドレスとして専用のカウンタで計算され
る。分岐やジャンプが起きたときには、新たな命令のア
ドレスが、ＰＣ計算部１５３あるいはデータ演算部１５
６より転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチするときは、外
部バスインターフェイス部１５７を通して、フェッチす
べき命令のアドレスをアドレス出力回路１５８からＣＰ
Ｕ外部に出力し、データ入出力回路１５９から命令コー
ドをフェッチする。

バッファリングした命令コードのうち、命令デコード部
１５２で次にデコードすべき命令コードを命令デコード
部１５２に出力する。

＜２．２）命令デコード部 命令デコード部１５２では基本的に１６ビツト（ハーフ
ワード）単位で命令コードをデコードす・Ｄ。

このブロックには第１ハーフワードに含まれるオペコー
ドをデコードするＦｌ（−デコーダ、第２．第３ハーフ
ワードに含まれるオペコードをデコードすルＮＦＨＷテ
コーダ、アドレッシングモードをデコードするアドレッ
シングモードデコーダが含まれる。

またＦＨＷデコーダやＮＦＨ−デコーダの出力を更にデ
コードして、マイクロＲＯＭのエントリアドレスを計算
するデコーダ２、条件分岐命令の分岐予測を行う分岐予
測機構、オペランドアドレス計算のときのパイプライン
コンフリクトをチエツクするアドレス計算コンフリクト
チエツク機構も含まれる。

命令フェッチ部より入力された命令コードは２クロツク
につき０〜６バイトにデコードされる。

デコード結果のうち、データ演算部５６での演算に関す
る情報がマイクロＲＯＭ部１５５に、オペランドアドレ
ス計算に関係する情報がオペランドアドレス計算部１５
４に、ｐｃ計算に関係する情報がｐｃ計算部１５３に、
それぞれ出力される。

（２，３）マイクロＲＯＭ部 マイクロＲＯＭ部１５５には主にデータ演算部１５６を
制御するマイクロプログラムが格納されているマイクロ
ＲＯＭ　、マイクロシーケンサ、マイクロ命令デコーダ
などが含まれる。マイクロ命令はマイクロＲＯＭから２
クロツクに１度読み出される。

マイクロシーケンサはマイクロプログラムで示されるシ
ーケンス処理の他に、例外、割込、トラップ（この３つ
をあわせてＥＩＴと呼ぶ）の処理をハードウェア的に受
付ける。またマイクロＲＯＭ部はストアバッファの管理
も行う。マイクロＲＯＭ部には命令コードに依存しない
割込みや演算実行結果によるフラッグ情報と、デコーダ
２の出力など命令デコード部の出力が入力される。マイ
クロデコーダの出力は主にデータ演算部１５６に対して
出力されるが、ジャンプ命令の実行による他の先行処理
中止情報など一部の情報は他のブロックへも出力される
。

（２，４）オペランドアドレス計算部 オペランドアドレス計算部１５４は、命令デコード部１
５２のアドレスデコーダなどから出力されたオペランド
アドレス計算に関係する情報によりハードワイヤードに
制御される。このブロックではオペランドのアドレス計
算に関するほとんどの処理が行われる。メモリ間接アド
レシングのためのメモリアクセスのアドレスやオペラン
ドアドレスがメモリにマツプされたＩ１０領域に入るか
どうかのチエツクも行われる。

アドレス計算結果は外部バスインターフェイス部１５７
に送られる。アドレス計算に必要な汎用レジスタあるい
はプログラムカウンタの値はデータ演算部より入力され
る。

メモリ間接アドレッシングを行うときは外部バスインタ
ーフェイス部１５７を通してアドレス出力回路１５８か
らＣＰｔ１外部に参照すべきメモリアドレスを出力し、
データ入出力部１５９から入力された間接アドレス値を
命令デコード部１５２を通してフェッチする。

（２，５）　ＰＣ計算部 ＰＣ計算部１５３は命令デコード部１５２から出力され
るＰＣ計算に関係する情報でハードワイヤードに制御さ
れ、命令のＰＣ値を計算する０本発明のデータ処理装置
は可変長命令セントを持っており、命令をデコードして
みないとその命令の長さが判らない、ＰＣ計算部１５３
は、命令デコード部１５２から出力される命令長をデコ
ード中の命令のｐｃ値に加算することによりつぎの命令
のｐｃ値を作り出す。

また、命令デコード部１５２が、分岐命令をデコードし
てデコード段階での分岐を指示したときは命令長の代わ
りに分岐変位を分岐命令のｐｃ値に加算することにより
分岐先命令のｐｃ値を計算する０分岐命令に対して命令
デコード段階で分岐を行うことを本発明のデータ処理装
置ではプリブランチと呼ぶ。

プリブランチの方法については特願昭６１−２０４５０
０号及び特願昭６１−２００５５７号で詳しく述べられ
ている。

ｐｃ計算部１５３の計算結果は各命令のｐｃ値として命
令のデコード結果とともに出力されるほか、プリブラン
チ時には、次にデコードすべき命令のアドレスとして命
令フェッチ部へ出力される。また、次に命令デコード部
１５２でデコードされる命令の分岐予測のためのアドレ
スにも使用される。

分岐予測の方法については特願昭６２−８３９４号で詳
しく述べられている。

（２，６）データ演算部 データ演算部１５６、即ち本発明のデータ処理装置の演
算処理部はマイクロプログラムにより制御され、マイク
ロＲＯＭ部１５５の出力情報に従い、各命令の機能を実
現するに必要な演算をレジスタと演算器で実行する。オ
ペランドアドレス計算部１５４で計算されたアドレスを
外部バスインターフェイス部５７を通して得る場合や、
そのアドレスでフェッチを行ったオペランドをデータ入
出力回路１５９から得る場合もある。

演算器としてはＡＬＵ　、バレルシフタ、プライオリテ
ィエンコーダあるいはカウンタ、シフトレジスタなどが
ある。レジスタと主な演算器の間は３本のバスで結合さ
れており、１つのレジスタ間演算を指示する１マイクロ
命令を２クロツクサイクルで処理する。これらの演算器
は（１−３）で示したように、それぞれ独立に３種類の
オペランドサイズの内のいずれかを指定された２つのオ
ペランドを処理することができるように、各演算器の入
力部分のレジスタにそれぞれ命令デコード部１５２　ｔ
＋しくはマイクロＲＯＭ部１５５から供給されたオペラ
ンドサイズ信号を受ける。そして各演算器の出力部分で
は上記２つのオペランドサイズ信号とは独立に出力デー
タサイズを示す信号をうける。このような手段を設ける
ことによって、オペランドサイズの異なる２つのオペラ
ンドデータを効果的に処理することができる。

データ演算の際、ＣＰＵ外部のメモリをアクセスする必
要がある時はマイクロプログラムの指示により外部バス
インターフェイス部１５７を通してアドレス出力回路１
５８からアドレスをＣＰＵ外部に出力し、データ入出力
回路１５９を通して目的のデータをフェッチする。

ＣＰＵ外部のメモリにデータをストアする場合は外部バ
スインターフェイス部１５７を通してアドレス出力回路
１５８よりアドレスを出力すると同時に、データ入出力
回路１５９からデータをＣＰＬＩ外部に出力する。オペ
ランドストアを効率的に行うためデータ演算部１５６に
は４バイトのストアバッファがある。

ジャンプ命令の処理や例外処理などを行って新たな命令
アドレスをデータ演算部１５６が得たときはこれを命令
フェッチ部１５１とＰＣ計算部１５３に出力する。

（２，７）外部バスインターフェイス部外部バスインタ
ーフェイス部１５７は本発明のデータ処理装置の外部バ
スでの通信を制御する。メモリのアクセスはすべてクロ
ック同期で行われ、最小２クロックサイクルで行うこと
ができる。

メモリに対するアクセス要求は命令フェッチ部１５１、
アドレス計算部１５４．データ演算部１５６から独立に
生じる。外部バスインターフェイス部１５７はこれらの
メモリアクセス要求を調停する。更に、メモリとＣＰＵ
とを結ぶデータバスサイズである３２ビツト（１ワード
）の整置境界を跨ぐメモリ番地にあるデータのアクセス
は、このフ゛ロック内で自動的にワード境界をまたぐこ
とを検知して、２回のメモリアクセスに分解して行われ
る。

プリフェッチすべきオペランドとストアすべきオペラン
ドとが重なる場合の、コンフリクト防止処理あるいはス
トアオペランドからフェッチオペランドへのバイパス処
理も行われる。

（３）本発明における具体的な命令処理シーケンス以下
、本発明のデータ処理装置による効果的な命令処理シー
ケンスを説明する。

第２図は、本発明の演算処理部の一構成例を示すブロッ
ク図である。

第２図において１３１．１３２はオペランドデータを転
送するための内部バス、１３３はいずれかの演算処理装
置において処理された演算結果データを出力する内部バ
ス、１０．１１は算術論理演算ユニット（ＡＬＵ）の入
力レジスタ（ＤＡ、　ＤＢ）、１２はＡＬＵの演算器、
１３はＡＬＵの出力レジスタ（ＤＯ）、２０．２１はバ
レルシフタの入出力レジスタ（ＢＡ、　ＢＢ）、２２は
シフトパストランジスタアレイ、３０はプライオリティ
エンコーダのオフセットレジスタ（ＥＯ）、３１はプラ
イオリティエンコーダのデータレジスタ（ＥＤ）、４０
はプログラムステータスワード（ＰＳＷ）　、４１はス
テータスフラグ制御回路、５０．５１はオペランドサイ
ズ信号（ＺＡ、　ＺＢ）、５２は演算出力サイズおよび
ステータスフラグ指定サイズ信号（ＺＣ）である。

第２図に示す演算器群にて構成される演算処理部を有す
るデータ処理装置において、各々異なるサイズのオペラ
ンドの比較命令を実行した場合の処理シーケンスを第３
図のフローチャートに示す。

第３図の例では、 ＣＭＰ：Ｇ　ａｓｒｃｌ、Ｂ　１ｉｌｓｒｃ２．Ｈの命
令、すなわちバイトサイズのソースオペランド１とハー
フワードサイズのソースオペランド２とを比較する命令
を処理する例である。上記命令を処理した結果、本発明
のデータ処理装置ではゼロフラグ、ローフラグ（データ
の正負を示す）が変化する。

まずステップＳ６１において内部バスから取り込んだ２
つのオペランドデータをＡＬＵの縄レジスタ１０及びＤ
Ｂレジスタ１１においてワードサイズに符号拡張する。

この際、ＤＡ、　ＤＢレジスタ１０．１１においてはオ
ペランドサイズ情報であるステータスフラグ指定サイズ
信号ＺＡ５０．　ＺＢ５１によって各々のオペランドデ
ータの符号ビットの位置を知る。

ステップＳ６２では演算器１２においてそれぞれワード
サイズに拡張されたオペランドの減算が行われる。

ステップＳ６３において、減算結果をＤＯレジスタ１３
に格納し、ステップＳ６４でステータスフラグ信号を出
力するが、この時ゼロフラグとして検出する範囲はワー
ドとすることによって正しく検出することができる。

上記命令を処理し、ゼロフラグを正しく動作させるため
には、従来は、演算結果のデータサイズとして２つのオ
ペランドサイズの内の大きいほうを採用するという必要
があった。しかし、本発明のデータ処理装置では上述の
如く、演算器の出力データサイズ及びステータスフラグ
制御用に前記２つのオペランドサイズ情報とは独立にサ
イズ情報を得ることが可能なので、２つのオペランドサ
イズを比較して出力データサイズを決定するという処理
を行うことなく高速で、前記比較命令を処理することが
可能になる。

第４図は第２図におけるフラグ検出回路４１内のゼロフ
ラグとオーバーフローフラグ検出回路の一例を示す図で
あり、７０．７７、７８．８５．８６．１０１は前記い
ずれかの演算器から出力されたデータ、１１０，１１１
゜１１２はそれぞれワード、ハーフワード、バイトのデ
ータサイズ信号、１２０はゼロフラグ信号、１２１はオ
ーバーフローフラグ信号を示す。

本発明のデータ処理装置においては ＭＯＶ：Ｇ　１ｉｌｓｒｃ、Ｗ　ａｄｅｓｔ、Ｂという
転送命令も（１−３）において示したＧ−ｆｏｒｍａｔ
を用いて指定可能である。この命令において変化するス
テータスフラグはオーバーフローフラグ、１’ｌｓ［ｌ
フラグ、ゼロフラグである。上記転送命令はソースオペ
ランドサイズがワードであるデータを、オペランドサイ
ズバイトに変換してデスティネーションオペランドアド
レスに格納するというものである。

第４図に示す構成の回路は、そのような処理を高速に行
う場合有効である。従来マイクロプロセッサ等、データ
処理装置においては、処理すべきソースオペランドとデ
スティネーションは同一サイズで行ったため、処理すべ
きデータサイズにおける演算器のキャリーピントおよび
符号ビットを用いることによってステータスフラグに格
納すべき情報を生成していた。しかしながら上記異種サ
イズ間で演算処理を行う場合、出力されたデータが正の
範囲及び負の範囲にオーバフローすることなく納まって
いるかどうかを検出するため、指定されたデスティネー
ションサイズの上位ビットがすべてｌであるか、もしく
はすべて０であるが調べる必要がある。第４図に示す構
成の回路はそのような場合、処理の高速化を可能とする
。

〔発明の効果〕 以上に詳述したように、ソースオペランドサイズとデス
ティネーションオペランドサイズを各々独立に指定でき
るようなデータ処理装置において更に、２つのオペラン
ドを演算器の入力時に各々のサイズ情報を用いて最大サ
イズまで拡張し、各演算器で処理し、出力時には入力デ
ータとは異なる適当なサイズ↑ｎ報信号を用いて、出力
データ及びステータスフラグ情報を生成するように構成
された本発明のデータ処理装置では、演算処理部の演算
結果により出力されるデータのサイズを入力データのサ
イズ情報に基づいてその都度決定する処理が不要になる
ので、高速のデータ処理が可能になる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の構成を示す機能プロ
・７り図、第２図は本発明の一実施例による演算処理部
の構成を示すブロック図、第３図は本発明のデータ処理
装置により各々異なるサイズのオペランドの比較命令を
実行した場合の処理シーケンスを示すフローチャート、
第４図は第２図におけるフラグ検出回路の一構成例を示
す回路図、第５図乃至第２８図は本発明のデータ処理装
置の各々の命令フォーマットを示す模式図、第２９図は
本発明のデータ処理装置の基本的命令フォーマットを示
す模式図、第３０図は従来のデータ処理装置の算術論理
演算ユニソｌ−（ＡＬＵ）の構成を示すブロック図であ
る。 図において、１，２．４はレジスタ、３は算術論理演算
ユニット（ＡＬＵ）　、５はフラグ検出回路、１０，１
１゜１３、２０．２１，３０．３１はレジスタ、１２は
ＡＬＵ　、　４１はステータスフラグ制御回路、１５１
は命令フェッチ部、１５２は命令デコード部、１５３は
ｐｃ計算部、１５４はオペランドアドレス計算部、１５
５はマイクロＲＯＭ部、１５６はデータ演算部、１５７
は外部バスインターフェイス部、１５８はアドレス出力
回路、１５９はデータ入出力回路である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、それぞれ独立して指定可能なサイズ情報を有するデ
   ータをオペランドとして処理し、その処理結果のデータ
   を出力する演算処理部を備えたデータ処理装置において
   、 前記演算処理部から出力される演算結果の データのサイズ情報がそのオペランドのサイズ情報と独
   立して指定可能に構成してあることを特徴とするデータ
   処理装置。