JPH02255956A - 罫線パターン発生回路 - Google Patents
罫線パターン発生回路Info
- Publication number
- JPH02255956A JPH02255956A JP1014085A JP1408589A JPH02255956A JP H02255956 A JPH02255956 A JP H02255956A JP 1014085 A JP1014085 A JP 1014085A JP 1408589 A JP1408589 A JP 1408589A JP H02255956 A JPH02255956 A JP H02255956A
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- Japan
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- ruled line
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- pattern
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- Pending
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- 238000010586 diagram Methods 0.000 description 5
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- 101150065817 ROM2 gene Proteins 0.000 description 1
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Landscapes
- Document Processing Apparatus (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はキャラクタコードを入力したとき、そのキャ
ラクタコードに対応する罫線パターンを発生して出力す
る罫線パターン発生回路に関する。
ラクタコードに対応する罫線パターンを発生して出力す
る罫線パターン発生回路に関する。
従来、キャラクタコードを入力したとき、そのキャラク
タコードに対応する文字パターンを発生する文字パター
ン発生回路では、罫線を含むすべてのキャラクタコード
に対応した文字パターンをリードオンリーメモリ（以下
ＲＯＭという）に記憶しておル、キャラクタコードに対
応する文字パターンが記憶されている先頭アドレスをＲ
ＯＭに入力して文字パターンをＲＯＭから出力させてい
た。
タコードに対応する文字パターンを発生する文字パター
ン発生回路では、罫線を含むすべてのキャラクタコード
に対応した文字パターンをリードオンリーメモリ（以下
ＲＯＭという）に記憶しておル、キャラクタコードに対
応する文字パターンが記憶されている先頭アドレスをＲ
ＯＭに入力して文字パターンをＲＯＭから出力させてい
た。
上述し九従来の文字パターン発生回路では、全てのキャ
ラクタコードに対応した文字パターンをＲＯＭに記憶さ
せなければならないので、このＲＯＭの容量はキャラク
タコードの数に比例して大きなものが必要となっていた
。
ラクタコードに対応した文字パターンをＲＯＭに記憶さ
せなければならないので、このＲＯＭの容量はキャラク
タコードの数に比例して大きなものが必要となっていた
。
この発明の罫線パターン発生回路は次の手段を有してい
る。
る。
（ａ） 罫線パターンを構成するための基本罫線パタ
ーンを記憶するＲＯＭ、 ６） 罫線パターンを記憶するＲＡＭ、（ｅ） ＲＯ
Ｍの出力データとＲＡＭの出力データとを合成する加算
回路、 （ｄ） 加算回路の出力データをラッチしてＲＡＭに
出力するラッチ回路、 （・） ＲＯＭのアドレスをカウントアツプする第１
のアドレスカウンタ、 （ｆ） ＲＡＭのアドレスをカウントアツプする第２
のアドレスカウンタ、 （ｇ） 各部に対して所定の制御を行う制御器。
ーンを記憶するＲＯＭ、 ６） 罫線パターンを記憶するＲＡＭ、（ｅ） ＲＯ
Ｍの出力データとＲＡＭの出力データとを合成する加算
回路、 （ｄ） 加算回路の出力データをラッチしてＲＡＭに
出力するラッチ回路、 （・） ＲＯＭのアドレスをカウントアツプする第１
のアドレスカウンタ、 （ｆ） ＲＡＭのアドレスをカウントアツプする第２
のアドレスカウンタ、 （ｇ） 各部に対して所定の制御を行う制御器。
ＲＯＭに記憶されている罫線基本パターンとＲＡＭに記
憶されている罫線パターンとが合成されることにより、
罫線キャラクタコードに対応した罫線パターンとが生成
される。
憶されている罫線パターンとが合成されることにより、
罫線キャラクタコードに対応した罫線パターンとが生成
される。
次にこの発明について図面を参照して説明する。
第１図はこの発明の罫線パターン発生回路の一実施例を
示すブロック図、第２図（−）〜（ｄ）は同実施例にお
ける４種類の罫線基本パターン（以下基本パターンとい
う）を示すパターン図、第３図（、）は罫線パターンを
示すパターン図、第３図（ｂ） 、 （、）はその罫線
パターンの構成要素となる２つの基本パターンヲ示すパ
ターン図である。
示すブロック図、第２図（−）〜（ｄ）は同実施例にお
ける４種類の罫線基本パターン（以下基本パターンとい
う）を示すパターン図、第３図（、）は罫線パターンを
示すパターン図、第３図（ｂ） 、 （、）はその罫線
パターンの構成要素となる２つの基本パターンヲ示すパ
ターン図である。
第１図において、１は入力した罫線キャラクタコードＣ
Ｃに応じて後述する各部に対して所定の制御を行う制御
器である。２は罫線パターンの構成要素となる基本パタ
ーンを記憶しているＲＯＭであり、この基本パターンは
第２図（、）〜（ｄ）に示すように８×８ビツトから構
成されており、それぞれライン単位（ラインＬ１〜Ｌ８
）でＲＯＭに記憶されている。３は基本パターンから合
成された新たな罫線パターンを記憶するランダムアクセ
スメモリ（以下ＲＡＭという）である。４はＲＯＭ ２
およびＲＡＭ３から出力された罫線パターンデータをラ
イン単位で加算してラッチ回路５に出力する加算回路で
ある。
Ｃに応じて後述する各部に対して所定の制御を行う制御
器である。２は罫線パターンの構成要素となる基本パタ
ーンを記憶しているＲＯＭであり、この基本パターンは
第２図（、）〜（ｄ）に示すように８×８ビツトから構
成されており、それぞれライン単位（ラインＬ１〜Ｌ８
）でＲＯＭに記憶されている。３は基本パターンから合
成された新たな罫線パターンを記憶するランダムアクセ
スメモリ（以下ＲＡＭという）である。４はＲＯＭ ２
およびＲＡＭ３から出力された罫線パターンデータをラ
イン単位で加算してラッチ回路５に出力する加算回路で
ある。
次に動作について説明する。
まず初めにＲＡＭ ３ Ｋ １つの基本パターンを記憶
させる動作について説明する。制御器１はメモリクリア
信号ＭＣによってＲＡＭ ３をクリアする。この後、制
御器１は入力する罫線キャラクタコードＣＣに対応する
罫線パターンの構成要素となる基本パターン（第２図（
ａ）〜（ｄ）参照）を記憶しているＲＯＭおよびＲＡＭ
３の先頭アドレスＡ１およびＡ２をそれぞれ第１カウン
タ６および第２カウ／り７に設定するとともに、ＲＯＭ
２およびＲＡＭ ３に入力するリード信号ＲＤをアクテ
ィブにする。第１カウンタ６および第２カウンタＴは、
それぞれＲＯＭカウントアツプアドレスＡ１０およびＲ
ＡＭカウントアツプアドレスＡ２０として先頭アドレス
Ａ１およびＡ２をＲＯＭ ２およびＲＡＭ ３に出力す
る。ＲＯＭ２およびＲＡＭ ３は、ＲＯＭカウントアン
プデータＡ１ＧおよびＲＡＭカウントアンプデータＡ２
Ｇを入力すると、１ライン目の罫線パターンデータＤ１
およびＤ２を加算回路４に出力する。加算回路４はこの
罫線パターンデータＤ１とＤ２とを加算、すなわち合成
し、その合成データＤをラッチ回路５に出力する。ここ
で制御器１は、ラッチ回路５に入力するラッチ信号りを
アクティブにするとともに、ＲＡＭ３に入力するライト
信号ＷＲをアクティブにする。この結果、ラッチ回路５
にラッチされた合成データＤはラッチデータＤＬとして
ＲＡＭ ３に入力する。すなわち、１ライン目の合成結
果がＲＡＭ３の先頭アドレスに記憶される。この後、上
述した第１カウンタ６および第２カウンタＴにＲＯＭ
２およびＲＡＭ ３の先頭アドレスを設定する動作に替
えて、制御器１が第１カウンタ６および第２カウンタ１
に入力するカウントアツプ信号ＣＵをアクティブにする
ことによって、２ライン目以降の合成結果が鷹次ＲＡＭ
３に記憶される。このようにして、第２図（ａ）〜（
ｄ）に示すような罫線パターンの構成要素となる基本パ
ターンがＲＡＭ ３に記憶される。
させる動作について説明する。制御器１はメモリクリア
信号ＭＣによってＲＡＭ ３をクリアする。この後、制
御器１は入力する罫線キャラクタコードＣＣに対応する
罫線パターンの構成要素となる基本パターン（第２図（
ａ）〜（ｄ）参照）を記憶しているＲＯＭおよびＲＡＭ
３の先頭アドレスＡ１およびＡ２をそれぞれ第１カウン
タ６および第２カウ／り７に設定するとともに、ＲＯＭ
２およびＲＡＭ ３に入力するリード信号ＲＤをアクテ
ィブにする。第１カウンタ６および第２カウンタＴは、
それぞれＲＯＭカウントアツプアドレスＡ１０およびＲ
ＡＭカウントアツプアドレスＡ２０として先頭アドレス
Ａ１およびＡ２をＲＯＭ ２およびＲＡＭ ３に出力す
る。ＲＯＭ２およびＲＡＭ ３は、ＲＯＭカウントアン
プデータＡ１ＧおよびＲＡＭカウントアンプデータＡ２
Ｇを入力すると、１ライン目の罫線パターンデータＤ１
およびＤ２を加算回路４に出力する。加算回路４はこの
罫線パターンデータＤ１とＤ２とを加算、すなわち合成
し、その合成データＤをラッチ回路５に出力する。ここ
で制御器１は、ラッチ回路５に入力するラッチ信号りを
アクティブにするとともに、ＲＡＭ３に入力するライト
信号ＷＲをアクティブにする。この結果、ラッチ回路５
にラッチされた合成データＤはラッチデータＤＬとして
ＲＡＭ ３に入力する。すなわち、１ライン目の合成結
果がＲＡＭ３の先頭アドレスに記憶される。この後、上
述した第１カウンタ６および第２カウンタＴにＲＯＭ
２およびＲＡＭ ３の先頭アドレスを設定する動作に替
えて、制御器１が第１カウンタ６および第２カウンタ１
に入力するカウントアツプ信号ＣＵをアクティブにする
ことによって、２ライン目以降の合成結果が鷹次ＲＡＭ
３に記憶される。このようにして、第２図（ａ）〜（
ｄ）に示すような罫線パターンの構成要素となる基本パ
ターンがＲＡＭ ３に記憶される。
次に罫線パターンを合成する動作、たとえば、第３図（
ｂ）および（Ｃ）に示す基本パターンを合成して第３図
（凰）に示すような罫線パターンを生成する動作につい
て説明する。まず、前述したようにＲＡＭ３ Ｋ ＲＯ
Ｍ ２から読み出した１つの基本パターン（第３図（ｂ
） ）を記憶させ、この基本パターンとＲＯＭ ２から
読み出した他の基本パターン（第３図（Ｃ））とを加算
回路４で合成する。この合成した罫線パターン（第３図
（ａ））をＲＡＭ ３に記憶させることによって所望の
罫線パターンを得ることができる。なお、この一連の動
作は前述の動作と同様にライン単位で実行される。また
、基本パターンの合成は２つに限られるものではなく、
基本パターンを任意に組み合せて種々の罫線パターンを
得ることができる。念とえば、第２図（−）〜（ｄ）の
４つの基本パターン全てを合成すれば十字形の罫線パタ
ーンを得ることができる。
ｂ）および（Ｃ）に示す基本パターンを合成して第３図
（凰）に示すような罫線パターンを生成する動作につい
て説明する。まず、前述したようにＲＡＭ３ Ｋ ＲＯ
Ｍ ２から読み出した１つの基本パターン（第３図（ｂ
） ）を記憶させ、この基本パターンとＲＯＭ ２から
読み出した他の基本パターン（第３図（Ｃ））とを加算
回路４で合成する。この合成した罫線パターン（第３図
（ａ））をＲＡＭ ３に記憶させることによって所望の
罫線パターンを得ることができる。なお、この一連の動
作は前述の動作と同様にライン単位で実行される。また
、基本パターンの合成は２つに限られるものではなく、
基本パターンを任意に組み合せて種々の罫線パターンを
得ることができる。念とえば、第２図（−）〜（ｄ）の
４つの基本パターン全てを合成すれば十字形の罫線パタ
ーンを得ることができる。
以上説明したように、数種類の基本パターンをＲＯＭ
２に記憶させておき、この基本パターンを組み合わせる
ことによって、全ての罫線キャラクタコードに対応した
罫線パターンを合成することができる。
２に記憶させておき、この基本パターンを組み合わせる
ことによって、全ての罫線キャラクタコードに対応した
罫線パターンを合成することができる。
以上説明し念ようにこの発明は、ＲＯＭに記憶され念少
数の基本パターンを合成することによシ、所望の罫線パ
ターンを生成できるので、全ての罫線キャラクタコード
に対応した罫線パターンをＲＯＭに記憶させておく必要
がないため、ＲＯＭの容量を減らすことができるという
効果を・汀する。
数の基本パターンを合成することによシ、所望の罫線パ
ターンを生成できるので、全ての罫線キャラクタコード
に対応した罫線パターンをＲＯＭに記憶させておく必要
がないため、ＲＯＭの容量を減らすことができるという
効果を・汀する。
第１図はこの発明の一実施例を示すブロック図、第２図
は同実施例における基本パターンのパターン図、第３図
は同実施例における罫線パターンおよびその罫線パター
ンの構成要素となる基本パターンを示すパターン図であ
る。 １・・・・制御器、２・・・−ＲＯＭ、 ３・・・・Ｒ
ＡＭ、 ４・・・の加算ｆｏｔ路、５・・・・ラッチ回
路、６・・拳・第１カウンタ、Ｔ・・・・第２カウンタ
。 第１図 −Ｎｎ臂膿のトω −一一一一一一一
は同実施例における基本パターンのパターン図、第３図
は同実施例における罫線パターンおよびその罫線パター
ンの構成要素となる基本パターンを示すパターン図であ
る。 １・・・・制御器、２・・・−ＲＯＭ、 ３・・・・Ｒ
ＡＭ、 ４・・・の加算ｆｏｔ路、５・・・・ラッチ回
路、６・・拳・第１カウンタ、Ｔ・・・・第２カウンタ
。 第１図 −Ｎｎ臂膿のトω −一一一一一一一
Claims (1)
- 【特許請求の範囲】 入力した罫線キャラクタコードに対応して罫線パターン
を出力する罫線パターン発生回路であつて、 罫線パターンを構成するための基本罫線パターンを記憶
するＲＯＭと、 罫線パターンを記憶するＲＡＭと、 前記ＲＯＭの出力データと前記ＲＡＭの出力データとを
合成する加算回路と、 この加算回路の出力データをラッチして前記ＲＡＭに出
力するラッチ回路と、 前記ＲＯＭのアドレスをカウントアツプする第１のアド
レスカウンタと、 前記ＲＡＭのアドレスをカウントアップする第２のアド
レスカウンタと、 前記各部に対して所定の制御を行う制御器とを有するこ
とを特徴とする罫線パターン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1014085A JPH02255956A (ja) | 1989-01-25 | 1989-01-25 | 罫線パターン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1014085A JPH02255956A (ja) | 1989-01-25 | 1989-01-25 | 罫線パターン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02255956A true JPH02255956A (ja) | 1990-10-16 |
Family
ID=11851267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1014085A Pending JPH02255956A (ja) | 1989-01-25 | 1989-01-25 | 罫線パターン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02255956A (ja) |
-
1989
- 1989-01-25 JP JP1014085A patent/JPH02255956A/ja active Pending
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