JPS61259350A

JPS61259350A - メモリ装置

Info

Publication number: JPS61259350A
Application number: JP9986585A
Authority: JP
Inventors: Kazuyasu Nagatomi; 永冨　和保
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-05-10
Filing date: 1985-05-10
Publication date: 1986-11-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、マイクロコンピュータを利用したシステムに
おけるメモリ装置に関するものである。

従来の技術従来のメモリ装置としては、例えばトランジスタ技術′
ｄｓ　、４月号Ｐ−３００−〜Ｐ−３０４−に示されて
いる。

第４図はこの従来のメモリ装置のブロック構成図を示す
ものであり、第１図において１はメモ１ハ２は共通Ｂｕ
Ｓでマイクロコンピュータなどから出力されるアドレス
Ｂｕｓ　、データＢｕｓなどで構成される。３はアドレ
スデコーダで、アドレスＢｕｓカメモリ１を選択してい
ることを検出し、デコード信号■を出力する。

以上の様に構成されるメモリ装置においては、マイクロ
コンピュータがメモリ１をアクセスするためにメモリ１
の配置されるアドレス情報を共通Ｂｕｓ　２に出力する
と、アドレスデコーダ２からデコード信号■を出力され
、メモリ１がアクセスしたアドレスからデータがデータ
Ｂｕｓに出力され、マイクロコンピュータは所望のデー
タを得ることができる。

発明が解決しようとする問題点しかしながら上記の様な構成では、アドレスデコーダに
よりメモリの配置アドレスが決定されてしまい、１枚の
ボードで構成される場合は良いが、メモリの増設には不
都合である。従来構成の同一のメモリボードを複数枚使
用としたとき、メモリの配置アドレスが重なってしまう
。

また検査装置なので全メモリ領域に対してアクセスでき
るか否かテストしようとするとき、全メモリ領域にメモ
リを実装しなくてはならないし、マイクロコンピュータ
のアクセス領域が広くなれば広くなるほど全メモリ領域
にメモリを実装することはコスト・スペース面からも実
現は不可能に近いという問題点を有していた。・本発明はかかる点に鑑み、複数枚でもシステムを構成可
能なメモリボードで、かつプログラマブルにメモリ配置
可能なメモリ装置を提供することを目的とする。

問題点を解決するだめの手段本発明は、各メモリボードの配置アドレスを決定スるメ
モリアドレスレジスタと、このメモリアドレスレジスタ
にデータを設定するためにどのボードのメモリアドレス
レジスタを選択しているかを示すカレントボード番号レ
ジスタと、各ボードに割当てられるボード番号を設定す
るボード番号設定手段を備えたメモリ装置である。

作用本発明は前記した構成によシ、ボード番号設定手段によ
り設定されたボード番号とカレントボード番号レジスタ
のデータが一致しているボードのみメモリアドレスレジ
スタの設定が行なわれ、プログラマブルに各ボードのメ
モリ配置アドレスが決定される。

実施例。

第１図は本発明の実施例におけるメモリ装置のブロック
構成図を示すものである。第１図において１０はメモリ
、１１は共通Ｂｕｓでマイクロコンピュータなどから出
力されるアドレスＢｕｓやデータＢｕｓなどで構成され
る。１２は各メモリボードの配置アドレスを決定するメ
モリアドレスレジスタ％　１３はアドレス比較器でアク
セスされているメモリアドレスがメモリアドレスレジス
タ１２に設定されているデータと一致しているか否か検
出し、アドレス一致信号■を出力する。１４はメモリア
ドレスレジスタ１２にデータを設定するために現在どの
ボードのメモリアドレスレジスタが選択されているかを
示すカレントボード番号レジスタ、１６は各ボードに割
当てられるボード番号を設定されるボード番号設定手段
でスイッチやジャンパーヒンなどで簡単に構成される。

１６はボード番号設定手段で設定されたボード番号と、
カレントボード番号レジスタのデータが一致しているか
否か検出するボード番号比較器で、ボード番号一致信号
■を出力する。１７はメモ、リアドレスレジスタ１２と
カレントボード番号レジスタ１４がアクセスされている
ことを検出レジスタ選択回路で、メモリアドレスレジス
タ１２がアクセスされているときにはメモリアドレスレ
ジスタ選択信号■を、カレントボード番号レジスタ１４
がアクセスされているときはカレントボード番号レジス
タ選択信号＠を出力する。１８はボード番号一致信号■
とメモリアドレスレジスタ選択信号■が出力されている
ときのみ、メモリアドレスレジスタ１２のデータが設定
される様に制御するだめのゲート回路でメモリアドレス
レジスタ設定信号■を出力する。

以上の様に構成された本実施例のメモリ装置について以
下その動作を説明する。

まずボード番号設定手段１６にボード番号を設定する。

次にボード番号に一致するデータをカレントボード番号
レジスタ１４に設定する。設定は共通Ｂｕｓ１１上にカ
レントボード番号レジスタ１４をアクセスするアドレス
を出力すればレジスタ選択回路１７がカレントボード番
号レジスタ１４がアクセスされていることを検出し、カ
レントボード番号選択信号■を出力し、本信号によりカ
レントボード番号レジスタ１４にデータＢｕｓのデータ
が設定される。

今ボード番号設定手段１５で設定されているボード番号
と、カレントボード番号レジスタ１４に設定されている
ボード番号が一致するので、ボード番号比較器１６はボ
ード番号一致信号■を出力する。

次にメモリアドレスレジスタ１２にメモリボードを配置
したいメモリアドレスを設定する。設定は共通Ｂｕｌ１
１ｆｆ上にメモリアドレスレジスタ１２をアクセスする
アドレスを出力すればレジスタ選択回路１７がメモリア
ドレスレジスタ１２がアクセスされていることを検出し
、メモリアドレス選択信号０を出力する。

ボード番号一致信号■とメモリアドレスレジスタ選択信
号■が出力されるのでゲート回路１８はメモリアドレス
レジスタ選択信号■を出力する。

このトキメモリアドレスレジスタ１２にはデータＢｕｓ
のデータが設定される。

マイクロコンピュータなどがメモリボードの配置される
メモリアドレスを共通１３ｕｇ１１に出力すると、アド
レス比較器１３からアドレス一致信号■が出力され、メ
モリ１０からデータが共通Ｂｕｓ１１に入出力され、マ
イクロコンピュータなどは所望のデータを得ることがで
きる。

第２図にメモリボードが複数枚でメモリ装置を構成した
場合のブロック構成図を示す。第２図において、１１０
，２１０はメモ１ハ　１１２，２１２はメモリアドレス
レジスタ、ｆｆ１３，２１３はアドレス比較器、１１４
，２１４はカレントボード番号レジスタ、１１５，２１
５はボード番号設定手段、１１６，２１６はボード番号
比較器、１１７．２１７はレジスタ選択回路、１１８゜
２１８はゲート回路である。

以上の様に構成された本実施例のメモリ装置について、
ボード番号を１と２、メモリ配置アドレスを各々、ｘ′
０７〜とｘ　’３００００’〜、メモリボード容量８４
に！（キロワード）、カレントボード番号レジスタ１１
４，２１４のアドレスが１１０空間の）Ｃ’　１００　
’番地、メモリアドレスレジスタ１１２，２１２がｉ　
／　Ｏ空間の！’１０１’番地に割付けられているもの
として説明する。

ボード１をボード番号設定手段１１６でボード番号を７
１′に設定、ボード２をボード番号設定手段２１６でボ
ード番号を７２′に設定する。各ボード異なったボード
番号に設定する。

まずカレントボード番号レジスタ１１４，２１４に７１
′を設定する。（ｉ１０ｘ’１００’番地にＸ’Ｏ’を
書込む。）このときボード１のボード番号比較器１１６
からはボード番号一致信号■は出力されるが、ボード２
のボード番号比較器２１６からはボード番号一致信号■
は出力されない。

メモリアドレスレジスタ１１２に’Ｏ’を設定する。（
ｉ１０Ｘ’１０１’番地に７０′を書込む。レジスタ選
択回路１１７，２１７からは共にメモリアドレスレジス
タ選択信号■が出力されるが、ボード番号一致信号■が
ボード１しか出力されていないのでゲート回路１１９，
２１８により、ボード１のゲート回路１１８からのみメ
モリアドレスレジスタ設定信号■が出力され、メモリア
ドレスレジスタ１１２の設定が行なわれる。）次にカレ
ントボード番号レジスタ１１４，２１４に′２′を設定
する。（ｉ１０ｘ’１００’番地にｘ′２′を書込む。

）このときボード２のボード番号比較器２１６からはボ
ード番号一致信号■は出力されるが、ボード２のボード
番号比較器１１６からはボード番号一致信号■は出力さ
れない。

メモリアドレスレジスタ２１２に′３′を設定する。（
１１０ｘ’１ｏ１’番地にｘ′３′を書込む。レジスタ
選択回路１１７；２１７からは共にメモリアドレスレジ
スタ選択信号■が出力されるが、ボード番号一致信号■
がボード２しか出力されていないのでゲート回路１１８
，２１８により、ボード２のゲート回路２１８からのみ
メモリアドレスレジスタ選択信号■が出力され、メモリ
配ドレスレジスζ２１２の設定が行なわれる。）第３図
に本実施例で説明した構成でのメモリ配置アドレス（メ
モリマツプ）を示す。ボード１がメモリアドレスｘ’ｏ
’　〜ｘ’ＦＦＦＦ’　（６４１ｃｗ）、ボード２がｘ
’３００００’　〜ｘ’３ＦＦＦＦ’（６４ｋｗ　）に
配置されたことになる。

マイクロコンピュータなどは、メモリアドレスエフ０フ
番地をアクセスすればボード１のメモリ１１０から、ま
たメモリアドレス！’３００００’番地をアクセスすれ
ばボード２のメモリ２１０から所望のデータを入出力す
ることが可能である。

以上の様に本実施例によれば、メモリの配置アドレスを
決定するメモリアドレスレジスタと、どのボードのメモ
リアドレスレジスタを選択しているかを示すカレントボ
ード番号レジスタと、レジスタ選択回路を設け、プログ
ラマブルにメモリの配置アドレスを設定可能にすること
により、メモリアドレスを自由に配置することができる
。

発明の詳細な説明した様に本発明によれば、プログラマブルにメモ
リアドレスを自由に配置可能であり、その上複数枚ボー
ドで構成されるメモリ装置を簡単に構成することができ
、その実用的効果は太きい。

【図面の簡単な説明】

第１図は本発明における一実施例のメモリ装置のブロッ
ク構成図、第２図は同実施例の複数枚のメモリボードで
メモリ装置を構成した場合のブロック構成図、第３図は
同実施例でのメモリ配置アドレス（メモリマツプ）図、
第４図は従来のメモリ装置のブロー’７り構成図である
。１２・・・・・・メモリアドレスレジスタ、１３・・・
・・・アドレス比較器、１４・・・・・・カレントボー
ド番号レジスタ、１６・・・・・・ボード番号設定手段
、１θ・・・・・・ボード番号比較器、１ア・・・・・
・レジスタ選択回路。代理人の氏名　弁理士　中　尾　敏　男　ほか１名区第２図

Claims

【特許請求の範囲】

各メモリボードの配置アドレスを決定するメモリアドレ
スレジスタと、アクセスされているメモリアドレスが前
記メモリアドレスレジスタのデータと一致しているか否
か検出するアドレス比較器と、前記メモリアドレスレジ
スタにデータを設定するためにどのボードのメモリアド
レスレジスタを選択しているかを示すカレントボード番
号レジスタと、各ボードに割当てられるボード番号を設
定するボード番号設定手段と、前記ボード番号設定手段
で設定されたボード番号と前記カレントボード番号レジ
スタに設定されているボード番号が一致しているか否か
を検出するボード番号比較器と、前記メモリアドレスレ
ジスタと前記カレントボード番号レジスタがアクセスさ
れていることを検出するレジスタ選択回路を具備したこ
とを特徴とするメモリ装置。