JPH04258879A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えばダイナミック型ＲＡＭ（ランダム・アクセス
・メモリ）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】従来のダイナミック型ＲＡＭでは、１つ
のメモリチップでは１つのＸ系のアドレスストローブ信
号とＹ系のアドレスストローブ信号をそれぞれ持ち、１
又は複数ビットの単位でメモリアクセスを行う。このよ
うなダイナミック型ＲＡＭに関しては、例えば、１９８
８年８月（株）日立製作所発行『日立ＩＣメモリデータ
ブック』がある。

【０００３】

【発明が解決しようとする課題】マイクロコンピュータ
システム等においては、１６ビット構成のものと８ビッ
ト構成のもの、あるいはそれらを組み合わせたものがあ
る。このようなシステム構成に応じてデータバス幅も１
６ビットや８ビット等と多岐にわたる。従来のダイナミ
ック型ＲＡＭでは、例えば１６ビットでのメモリアクセ
スを行うものでは１６ビットのデータバスにした接続で
きず、８ビットでのメモリアクセスを行うものでは８ビ
ットのデータバスにしか接続できない。この発明の目的
は、用途の多様化を図った半導体記憶装置を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のアドレスストローブ
信号の変化に同期して共通化されたアドレス端子から取
り込まれるアドレス信号に対応してそれぞれ独立に選択
される複数のメモリブロックを設ける。

【０００５】

【作用】上記した手段によれば、メモリブロック毎にデ
ータ端子を割り当てることにより複数種類のデータバス
への接続が可能になる。

【０００６】

【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭ（以下、単にＤＲＡＭという場合がある。）の概略
ブロック図が示されている。同図のＲＡＭは、公知の半
導体集積回路の製造技術によって、単結晶シリコンのよ
うな１個の半導体基板上において形成される。この実施
例のＤＲＡＭは、２組のアドレスストローブ信号ＲＡＳ
Ｕ，ＣＡＳＵ及びＲＡＳＬ，ＣＡＳＬとそれに対応して
動作モードを指示するライトイネーブル信号ＷＥＵ及び
ＷＥＬが設けられる。これらのアドレスストローブ信号
ＲＡＳＬとＣＡＳＬ又はＲＡＳＵとＣＡＳＵは、それぞ
れ時系列的に入力される。このようにアドレスストロー
ブ信号が２組に設けられるにも係わらず、アドレス信号
Ａ０〜Ａｎは１組だけ設けられる。すなわち、アドレス
ストローブ信号ＲＡＳＬとＣＡＳＬが時系列的に入力さ
れると、それと同期して入力されたアドレス信号Ａ０〜
Ａｎは内部において下位側のメモリブロックに対応した
アドレスラッチに取り込まれる。また、アドレスストロ
ーブ信号ＲＡＳＵとＣＡＳＵが時系列的に入力されると
、それと同期して入力されたアドレス信号Ａ０〜Ａｎは
内部において上位側のメモリブロックに対応したアドレ
スラッチに取り込まれる。

【０００７】ＤＲＡＭの内部は、上記アドレスストロー
ブ信号ＲＡＳＵ，ＣＡＳＵ及びＲＡＳＬ，ＣＡＳＬとラ
イトイネーブル信号ＷＥＵ及びＷＥＬとに対応して２つ
のメモリ回路が存在する。それ故、下位側のメモリブロ
ックには下位のデータＤＬ（０〜７）からデータの入出
力が行われる。上位側のメモリブロックには下位のデー
タＤＬ（８〜１５）からデータの入出力が行われる。こ
の構成では、ＲＡＭ全体では最大１６ビットの単位でメ
モリアクセスが行われる。すなわち、ＲＡＳＵとＲＡＳ
Ｌ及びＣＡＳＬとＣＡＳＵをそれぞれ共通化すると、内
部の２つのメモリブロックが同時に選択されるから、１
６ビットの単位でのメモリアクセスが行われる。これに
対して、ＲＡＳＵ又はＲＡＳＬ及びＣＡＳＬ又はＣＡＳ
Ｕを用いてアドレス信号Ａ０〜Ａｎを入力すると、２つ
のメモリブロックの一方が選択されるから８ビットの単
位でのメモリアクセスが行われる。

【０００８】図２には、上記のＤＲＡＭを用いたマイク
ロコンピュータシステムの一実施例のブロック図が示さ
れている。この実施例のマイクロコンピュータシステム
は、２つのマイクロプロセッサＭＰＵ１とＭＰＵ２と上
記ＤＲＡＭとそのコントローラから構成される。マイク
ロプロセッサＭＰＵ１は８ビット構成とされ、８ビット
のシステムバスＳＢ１を持つ。マイクロプロセッサＭＰ
Ｕ２は、１６ビット構成とされ、１６ビットのシステム
バスＳＢ２を持つ。上記ＤＲＭＡはＤＵとＤＬから合計
で１６ビットのデータ入出力を行うことができる。それ
故、ＤＲＡＭは１６ビット構成のシステムバスＳＢ２に
接続される。マイクロプロセッサＭＰＵ２からＤＲＡＭ
をアクセスするときには、コントローラはアドレススト
ローブ信号ＲＡＳＵ，ＲＡＳＬを同時に発生させて２つ
のメモリブロックに対して同じアドレス信号Ａ０〜Ａｎ
をＸ系のアドレスとして入力する。この後にアドレスス
トローブ信号ＣＡＳＵ，ＣＡＳＬを同時に発生させて２
つのメモリブロックに対して同じアドレス信号Ａ０〜Ａ
ｎをＹ系のアドレスとして入力する。これにより、ＤＲ
ＡＭの２つのメモリブロックが同時にアクセスされた８
ビットずつ合計で１６ビットの単位でメモリアクセスが
行われる。

【０００９】マイクロプロセッサＭＰＵ１からＤＲＡＭ
をアクセスするときには、コントローラはアドレススト
ローブ信号ＲＡＳＵ又はＲＡＳＬを発生させて一方のメ
モリブロックに対してアドレス信号Ａ０〜ＡｎをＸ系の
アドレスとして入力する。この後にアドレスストローブ
信号ＣＡＳＵ又はＣＡＳＬを発生させて上記一方のメモ
リブロックに対してアドレス信号Ａ０〜ＡｎをＹ系のア
ドレスとして入力する。これにより、ＤＲＡＭの一方の
メモリブロックが同時にアクセスされた８ビットの単位
でメモリアクセスが行われる。ただし、上位８ビットの
データＵＤか下位８ビットのデータＬＤのいずれかであ
るので、上記上位ビットＵＤ又は下位ビットＬＤに対応
した選択信号Ｕ／Ｌにより制御されるマルチプレクサＭ
ＰＸにより選択データをシステムバスＳＢ１に接続する
。これにより、ＤＲＡＭを８ビット構成のマイクロプロ
セッサＭＰＵ１側からもアクセスすることができる。 この構成では、ＤＲＡＭは８ビットマイクロプロセッサ
ＭＰＵ１により生成したデータと、１６ビットマイクロ
プロセッサＭＰＵ２により生成したデータを相互にやり
とりするためのバッファメモリとしての役割を持たせる
ことができる。

【００１０】図３には、この発明に係るＤＲＡＭの読み
出し動作の一例を説明するためのタイミング図が示され
ている。この実施例では、アドレスストローブ信号ＲＡ
ＳＵとＣＡＳＵ及びＲＡＳＬとはＣＡＳＬをずらして供
給する。すると、上記上位側と下位側のメモリブロック
は、上記２組のアドレスストローブ信号の時間差に対応
して交互にメモリアクセスが行われる。この結果、読み
出しデータもＤＵ０とＤＬ０及びＤＵ１とＤＬ１のよう
に交互に出力される。すなわち、上記２つのメモリブロ
ックを一定の時間差を持った交互にアクセスすることに
より、パンプライン読み出しが可能になるから見かけ上
２倍の速度でデータの読み出しが可能になる。なお、デ
ータ端子ＤＬとＤＵを直結すると、データの競合が生じ
るのでマルチプレクサにより交互に出力させるようにす
ればよい。すなわち、アドレス入力に対応したクロック
パルスよりマルチプレクサ等のスイッチ回路を制御する
ことにより、ＤＵ０−ＤＬ０−ＤＵ１−ＤＬ１の順序で
の高速にデータを取り出すことができる。なお、書き込
み動作を上記同様に高速に行うようにするには、データ
チッチを追加すればよい。

【００１１】図４には、この発明に係るＤＲＡＭの読み
出し動作の他の一例を説明するためのタイミング図が示
されている。この実施例では、アドレスストローブ信号
ＲＡＳＵに対してＲＡＳＬを遅らせて発生し、その後に
ＣＡＳＵとＣＡＳＬをずらして発生させる。すると、信
号ＣＡＳＵとＣＡＳＬに対応して上位側と下位側のメモ
リブロックから読み出しデータがＤＵ０とＤＬ０のよう
に時間差を持って出力される。このようにしても、上記
２つのメモリブロックを一定の時間差を持った交互にア
クセスすることができ、上記同様にパンプライン読み出
しが可能になるから見かけ上２倍の速度でデータの読み
出しが可能になる。なお、データ端子ＤＬとＤＵを直結
すると、上記同様にデータの競合が生じるのでマルチプ
レクサにより交互に出力させるようにすればよい。すな
わち、アドレス入力に対応したクロックパルスよりマル
チプレクサ等のスイッチ回路を制御することにより、Ｄ
Ｕ０−ＤＬ０−ＤＵ１−ＤＬ１の順序での高速にデータ
を取り出すことができる。また、書き込み動作も上記同
様に高速に行うようにするにはデータチッチを追加すれ
ばよい。

【００１２】図５には、この発明に係るダイナミック型
ＲＡＭの他の一実施例の概略ブロック図が示されている
。この実施例のＤＲＡＭは、Ｘ系のアドレスストローブ
信号ＲＡＳを共通に用いてＹ系のアドレスストローブ信
号ＣＡＳＵ及びＣＡＳＬの２つのとし、それに対応して
動作モードを指示するライトイネーブル信号ＷＥＵ及び
ＷＥＬが設けられる。この構成においては、Ｘ系の選択
動作が２つのメモリブロックにおいて同時に同一のアド
レスに対して選択が行われるのに対して、Ｙ系の選択が
２つのメモリブロックで独立に行うことができる。

【００１３】図６には、上記ＤＲＡＭの一実施例の内部
ブロック図が示されている。アドレスストローブ信号Ｒ
ＡＳによりＸ系のアドレスラッチＲ０が活性化されてア
ドレス信号Ａ０〜Ａｎの取込みを行う。Ｘ系の上位側メ
モリブロックに対応したデコーダＤＵ０〜ＤＵ３と下位
側メモリブロックに対応したデコーダＤＬ０〜ＤＬ３は
、上記アドレス信号Ａ０〜Ａｎを解読してワード線の選
択動作を行う。引き続いて入力されるアドレスストロー
ブ信号ＣＡＳＵ又はＣＡＳＬにより上位側のメモリブロ
ック又は下位側のメモリブロックに対応したＹ系のデコ
ーダ回路ＣＵ０〜ＣＵ３又はＣＬ０〜ＣＬ３が活性化さ
れてアドレス信号Ａ０〜Ａｎを受け取る。なお、アドレ
スストローブ信号ＣＡＳＵとＣＡＳＬを同時に入力する
と、両メモリブロックに対応したＹ系のデコーダ回路Ｃ
Ｕ０〜ＣＵ３とＣＬ０〜ＣＬ３が同時に活性化されて同
じアドレス信号Ａ０〜Ａｎを受け取る。これにより、上
位側のメモリブロックが選択されると、Ｄ８〜Ｄ１５の
データ端子によりデータの読み出し又は書き込みが行わ
れ、下位側のメモリブロックが選択されると、Ｄ０〜Ｄ
７のデータ端子によりデータの読み出し又は書き込みが
行われる。そして、上記のように両メモリブロックが選
択れると、Ｄ０〜Ｄ１５からなる１６ビットの単位での
メモリアクセスが行われる。

【００１４】この実施例では、特に制限されないが、上
位と下位のメモリブロックは、それぞれ同図に点線で示
すように８つのメモリマットから構成され、各メモリマ
ットから１つのメモリセルを選択することにより、８ビ
ットの単位でのメモリアクセスを行うようにしている。 この他、１つのワード線を選択してそれに接続される８
個のメモリセルを同時に選択することにより、上記のよ
うに８ビット単位でのメモリアクセスを行うようにする
ものであってもよい。

【００１５】図７には、上記図５に示したＤＲＡＭの読
み出し動作の一例を説明するためのタイミング図が示さ
れている。この実施例では、共通化されたアドレススト
ローブ信号ＲＡＳをロウレベルにすることよって、Ｘ系
のアドレス信号Ａ０〜Ａｎを取込み、２つのメモリブロ
ックにおいて同じＸアドレスＲ０の選択を行う。そして
、信号ＣＡＳＵとＣＡＳＬを時間差をもって発生させる
。すると、上記上位側と下位側のメモリブロックは、上
記２つのアドレスストローブ信号ＣＡＳＵとＣＡＳＬの
時間差に対応してメモリアクセスが行われる。この結果
、読み出しデータもＤＵ０とＤＬ０のように時間差をも
って出力される。この場合には、信号ＲＡＳをロウレベ
ルに維持することよってＸ系のアドレスを固定し、言い
換えるならば、ワード線を選択状態に維持したまま、そ
れに接続される複数のメモリセルを信号ＣＡＳＵとＣＡ
ＳＬを時間差をもって交互に変化させることによりカラ
ムスタティック又はページモードと同様な動作を行わせ
る。この場合には、Ｙ系の選択動作がパイプライン的に
行われるから見かけ上２倍の速度でカラムスタティック
又はページモードによるデータ出力が可能になる。なお
、データ端子ＤＬとＤＵを直結すると、前記同様にデー
タの競合が生じるのでマルチプレクサにより交互に出力
させるようにすればよい。すなわち、アドレス入力に対
応したクロックパルスよりマルチプレクサ等のスイッチ
回路を制御することにより、ＤＵ０−ＤＬ０−ＤＵ１−
ＤＬ１の順序での高速にデータを取り出すことができる
。なお、書き込み動作を上記同様に高速に行うようにす
るにはデータチッチを追加すればよい。

【００１６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）　　複数のアドレスストローブ信号の変化に同期
して共通化されたアドレス端子から取り込まれるアドレ
ス信号に対応してそれぞれ独立に選択される複数のメモ
リブロックを設けることにより、複数種類のデータバス
への接続が可能になるという効果が得られる。（２）　
　上記（１）により、異なるバス幅のシステム間でのデ
ータ授受を行うデータバッファを構成できるという効果
が得られる。 （３）　　上記（１）により、アドレスの入力をパイプ
ライン的に行うことによりみかけ上２倍の速度でのメモ
リアクセスが可能になるという効果が得られる。

【００１７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
メモリセルはダイナミック型メモリセルを用いるもの他
、スタティック型メモリセルを用いるものであってもよ
い。分割されたメモリブロックの数は、４ビット単位で
メモリアクセスが行われるメモリブロックを４個設けれ
ば、その組み合わせにより４ビットのデータバス幅から
１６ビットまでのデータバス幅のシテテムへの接続が可
能になる。また、アドレス入力が高速に行えるならみか
け上４倍もの速度でのデータ読み出しが可能になる。 このように、メモリアクセスのビット数と、分割される
メモリブロックの数は種々の実施形態を採ることができ
る。この発明は、上記のようなダイナミック型ＲＡＭの
他、スタティック型ＲＡＭや各種ＲＯＭのように半導体
記憶装置に広く適用できる。

【００１８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のアドレスストローブ
信号の変化に同期して共通化されたアドレス端子から取
り込まれるアドレス信号に対応してそれぞれ独立に選択
される複数のメモリブロックを設けることにより、複数
種類のデータバスへの接続が可能になるともにパイプラ
イン的なメモリアクセスが可能になる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示す概略ブロック図である。

【図２】上記ＤＲＡＭを用いたマイクロコンピュータシ
ステムの一実施例を示すブロック図である。

【図３】上記ＤＲＡＭの動作の一例を説明するためのタ
イミング図である。

【図４】上記ＤＲＡＭの動作の他の一例を説明するため
のタイミング図である。

【図５】この発明が適用されたダイナミック型ＲＡＭの
他の一実施例を示す概略ブロック図である。

【図６】図５のＤＲＡＭの一実施例を示す内部ブロック
図である。

【図７】図５のＤＲＡＭの動作の一例を説明するための
タイミング図である。

【符号の説明】

ＤＲＡＭ…ダイナミック型ＲＡＭ、ＭＰＵ１，ＭＰＵ２
…マイクロプロセッサ、ＭＰＸ…マルチプレクサ、ＳＢ
１，ＳＢ２…システムバス、Ｒ０…Ｘ系アドレスラッチ
、ＤＵ０〜ＤＬ３…Ｘ系デコーダ、ＣＵ０〜ＣＬ３…Ｙ
系デコーダ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　複数のアドレスストローブ信号を持ち
   、それぞれのアドレスストローブ信号の変化に同期して
   共通化されたアドレス端子から取り込まれるアドレス信
   号に対応してそれぞれ独立に選択される複数のメモリブ
   ロックを備えてなることを特徴とする半導体記憶装置。
2. 【請求項２】　　上記アドレスストローブ信号は、複数
   からなるＸ系のアドレスストローブ信号とそれに対応し
   た複数からなるＹ系のアドレスストローブ信号からなる
   ものであり、それぞれのアドレスストローブ信号に対応
   して設けられるメモリブロックにはそれぞれ分離された
   データ端子が設けられるものであることを特徴とする請
   求項１の半導体記憶装置。
3. 【請求項３】　　上記アドレスストローブ信号は、１つ
   のＸ系アドレスストローブ信号と、複数のＹ系のアドレ
   スストローブ信号からなり、Ｙ系のアドレスストローブ
   信号により取り込まれるアドレス信号は複数ビットから
   なるデータ列がそれぞれのアドレス信号に対応して分割
   されて入出力されるものであることを特徴とする請求項
   １の半導体記憶装置。