JPH0659972A

JPH0659972A - メモリ制御装置

Info

Publication number: JPH0659972A
Application number: JP4209247A
Authority: JP
Inventors: Mikio Shiyou; 幹夫尚
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-08-05
Filing date: 1992-08-05
Publication date: 1994-03-04
Also published as: US5504871A

Abstract

(57)【要約】【目的】命令をアクセスするアドレス中にデータをア
クセスするアドレスが存在する場合においても、アドレ
ス信号の連続性を維持してインターリーブの効果を発揮
することができるメモリ制御装置を提供する。【構成】メモリ制御装置において、アドレス信号及び
データ信号を入出力するバスマスタ装置２１と、アドレ
スの下位ビットをそれぞれ異なる値で固定した命令コー
ドを含む複数個の命令メモリ２００と、データ領域を含
むデータメモリ３００と、バスマスタ装置２１のアドレ
ス信号に基づいて命令コードとデータ領域とを選別する
選別手段６と、アドレス信号及び選別手段６に基づいて
命令メモリ２００を選択し、次のサイクルにおける予想
アドレスによって読み出しアクセスを行うメモリ制御部
５とからなり、命令メモリ２００は、データメモリ３０
０のアクセス時には予想アドレスを維持する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータのメモリ
制御装置に関するものである。

【０００２】

【従来の技術】従来、コンピュータのメモリ制御装置に
おいて、主記憶の実効的なアクセス速度を高速化する技
術として、（１）バスマスタ装置からのメモリアクセスの際にメモ
リをバンク化して用いる。即ち、メモリをインターリー
ブしてサブシステムとして用いる。（２）また、前記インターリービングにおいて、メモリ
に対して出力するアドレスを、前回の他方のメモリバン
クアドレスに１を加えることによって生成した予想アド
レスを用い、その予想アドレスを前回のサイクルから出
力する。等が知られている。

【０００３】前記インターリービングの技術について説
明する。図８は、インターリービングによる主記憶装置
の構成図である。図８の（ａ）は主記憶装置Ａの構成図
であり、主記憶装置Ａにはアドレス０からアドレスｍ−
１まで連続的にアドレスが割り当てられている。一方、
図８の（ｂ）は主記憶装置Ｂの構成図であり、複数個の
物理的な単位（以下バンクという）に分割される。図に
おいては、例えばバンク１からバンク４の４個のバンク
に分割されており、バンク１にはアドレス０，アドレス
４，・・・アドレスｍ−４が割り当てられ、バンク２に
はアドレス１，アドレス５，・・・アドレスｍ−３が割
り当てられ、バンク３にはアドレス２，アドレス６，・
・・アドレスｍ−２が割り当てられ、また、バンク４に
はアドレス３，アドレス７，・・・アドレスｍ−１が割
り当てられる。なお、主記憶装置の総容量をｍとする
と、ｍは４の倍数となる。

【０００４】前記主記憶装置ＢのＣＰＵによる駆動は、
ＣＰＵからの１６ビットのアドレス情報のうち下位の２
ビットによってバンクを指定し、上位１４ビットで各バ
ンク内のアドレスを指定している。この１４ビットのア
ドレスを同時に各バンクのアドレスレジスタに送れば、
全バンクが並行動作をして、１記憶サイクル時間内に連
続するアドレスの内容をアクセスできるので、４倍の速
度が得られることになる。

【０００５】一般に、プログラムでは、分岐命令に比べ
て順次に実行する命令が多く、このように連続する領域
をアクセスするとき、インターリービングは有効とな
る。また、以下において、従来のメモリ制御装置をメモ
リ読み出しの場合を例として、インターリービング及び
予想アドレスによるアクセス速度の高速化について説明
する。

【０００６】図９は従来のメモリ制御装置構成図であ
り、図１０は従来のメモリ制御装置のブロック図であ
る。図において、１ａ，１ｂは比較回路、２ａ，２ｂは
対応回路、３ａ，３ｂは不対応回路、４ａ，４ｂはアド
レス発生回路、５はメモリ制御部、２１はマイクロプロ
セッサ、１００，１００ａ，１００ｂはメモリ制御装
置、２１０ａ，２１０ｂはメモリである。

【０００７】図９において、従来のメモリ制御装置のメ
モリ読み出しは、マイクロプロセッサ２１からメモリ制
御装置１００にアドレス信号を入力することによって、
データ信号の読み出しを行うものである。メモリ制御装
置１００内にはメモリ制御部５とメモリ２１０ａ及びメ
モリ２１０ｂが設けられ、このメモリ２１０ａ及びメモ
リ２１０ｂによってインターリーブを構成している。こ
の従来例においては、２つのバンクに分割されている。

【０００８】また、マイクロプロセッサ２１からメモリ
制御装置１００には、アドレス信号Ａ０〜Ａ１５とアド
レスストローブ信号ＡＳが入力され、一方、メモリ制御
装置１００からマイクロプロセッサ２１には、データ信
号Ｄ０〜Ｄ７とＲＥＡＤＹ信号が入力される。前記構成
において、マイクロプロセッサ２１からのアドレス信号
Ａ０〜Ａ１５に基づいて、メモリ制御部５はメモリ２１
０ａあるいはメモリ２１０ｂからデータを読み出すメモ
リを選択した後、メモリ内のアドレスを指定してデータ
信号Ｄ０〜Ｄ７をマイクロプロセッサ２１に出力する。

【０００９】また、図１０の従来のメモリ制御装置のブ
ロック図によってさらに詳細に説明する。図において、
メモリ制御装置１００はメモリ制御装置１００ａとメモ
リ制御装置１００ｂに分けられ、メモリ制御装置１００
ａはメモリ２１０ａを制御し、メモリ制御装置１００ｂ
はメモリ２１０ｂを制御する。

【００１０】メモリ制御装置１００ａ及びメモリ制御装
置１００ｂに接続されるバスマスタ装置として、アドレ
ス幅１６ビット（Ａ０〜Ａ１５）、データ幅８ビット
（Ｄ０〜Ｄ７）で構成されるマイクロプロセッサ２１が
用いられている。マイクロプロセッサ２１とメモリ制御
装置１００間の信号は、前記アドレス信号（Ａ０〜Ａ１
５）及びデータ信号（Ｄ０〜Ｄ７）の他に、アドレス出
力の有効性を示すため出力されるアドレスストローブ信
号ＡＳ及びＲＥＡＤＹ信号がある。

【００１１】ＲＥＡＤＹ信号は、メモリ制御装置１００
ａ及びメモリ制御装置１００ｂからメモリ２１０ａ及び
メモリ２１０ｂの応答時間を調整するものである。な
お、前記以外の信号については説明の簡略化のために省
略している。図１０において、破線で囲まれた範囲がメ
モリ２００ａ、メモリ２００ｂを含むメモリ制御装置１
００ａ、１００ｂをそれぞれ構成している。なお、特に
注記しない限り同図中において、ａとｂとの符号がつい
て同一数字のものは同じ動作をするものとする。

【００１２】マイクロプロセッサ２１へのデータ信号Ｄ
０〜Ｄ７は、対応回路２ａ及び対応回路２ｂから出力さ
れ、一方、比較回路１ａ及び比較回路１ｂに対しては、
アドレス信号Ａ０〜Ａ１５及びアドレスストローブ信号
ＡＳが入力される。アドレス信号Ａ０〜Ａ１５Ｓは、最
下位ビットＡ０と上位ビットＡ１〜Ａ１５に分割されて
入力され、また、アドレスストローブ信号ＡＳはそれぞ
れ比較回路１ａ及び比較回路１ｂに入力される。また、
マイクロプロセッサ２１に対するＲＥＡＤＹ信号は、比
較回路１ａ及び比較回路１ｂから出力される。

【００１３】ここで、比較回路１ａと比較回路１ｂは以
下の点で異なる。比較回路１ａはアドレスＡ０が“０”
かつアドレスストローブ信号ＡＳがアクティブ
（“０”）の状態で動作するのに対し、比較回路１ｂは
アドレスＡ０が“０”かつアドレスストローブ信号ＡＳ
がアクティブ（“０”）の状態で動作する。つまり、偶
数アドレスのメモリをアクセスすると、制御装置１００
ａが動作し、メモリ２１０ａがアクセスされ、奇数アド
レスのメモリをアクセスすると、制御装置１００ｂが動
作し、メモリ２１０ｂがアクセスされる。

【００１４】ここで、メモリ２１０ａ及びメモリ２１０
ｂのアドレス状態を図１１のメモリの構成図によって説
明する。インターリーブによってメモリをメモリ２１０
ａ及びメモリ２１０ｂの２つに分割すると、メモリ２１
０ａのアドレスの最下位ビットＡ０は常に０であり、メ
モリ２１０ｂのアドレスの最下位ビットＡ０は常に１で
ある。したがって、最下位ビットＡ０の値によって、メ
モリ２１０ａとメモリ２１０ｂの識別を行うことができ
る。次に、図１０の回路構成によるメモリ読み出しのア
クセスの動作を図１２〜１５を参照しながら説明する。

【００１５】図１２〜図１４は従来のメモリ制御装置の
メモリ読み出しの場合の信号の流れ図であり、図１５は
従来のメモリ制御装置のメモリ読み出しのタイムチャー
トである。ここで、クロック（ＣＬＫ）周期を５０ｎ
Ｓ、メモリのアクセス時間、すなわち応答時間を１２０
ｎＳとする。

【００１６】以下に、図１５に示す第１サイクル〜第５
サイクルに従って説明する。第１サイクル：まず、図１５のタイムチャートにおける
第１サイクルについて説明する。図１２は第１サイクル
のメモリ読み出しの信号の流れを示している。マイクロ
プロセッサ２１による第１サイクルのメモリアクセスが
開始されると、実アドレスＡ０〜Ａ１５がマイクロプロ
セッサ２１から比較回路１ａ、１ｂに入力され、アドレ
スストローブ信号ＡＳがアクティブとなる。この時、ア
ドレスの最下位ビットＡ０が“０”とすると、比較回路
１ａが動作する。

【００１７】第１サイクルでは、このサイクルで入力さ
れる実アドレスが初期値であってそれ以前の比較対象と
なるアドレス値は存在しないため、比較回路１ａは不対
応回路３ａに対して不対応信号１１ａを出力する。続い
て、不応答回路３ａはＡ１〜Ａ１５の上位ビットのアド
レス出力設定信号８ａをアドレス発生回路４ａに対して
出力すると同時に他方のメモリ制御装置１００ｂ側のア
ドレス発生回路４ｂに対しても同様に、Ａ１〜Ａ１５の
上位ビットのアドレス出力設定信号９ａを出力する。ア
ドレス発生回路４ａは、このアドレス出力設定信号８ａ
の入力に伴って実アドレスＡ１〜Ａ１５をメモリ２１０
ａに対して出力する。ここまでの信号は図１２において
太い実線によって示し、以下の信号は太い破線によって
示す。

【００１８】比較回路１ａは不応答信号１１ａを出力し
たため、当該メモリサイクルはメモリ２１０ａが本来必
要とするアクセス時間つまり１２０ｎＳ以上が経過する
のを待って、ＲＥＡＤＹ信号をマイクロプロセッサ２１
に対して出力する。これと同時に比較回路１ａはアドレ
スに“２”を加えた値、つまりアドレスＡ１〜Ａ１５に
“１”を加えた値をアドレス設定信号７ａとしてアドレ
ス発生回路４ａに出力される。

【００１９】この結果、アドレス発生回路４ａからは第
３サイクルでアクセスされるであろうメモリ２００ａで
必要なアドレスを予想して第２サイクルからメモリ２１
０ａに対して出力される。一方、以上の動作と共に、Ａ
１〜Ａ１５の上位ビットのアドレス出力設定信号９ａが
入力された他方のアドレス発生回路４ｂではアドレス出
力設定信号９ａを第２サイクルでメモリ２１０ｂが必要
とするであろうアドレスとしてそのままメモリ２１０ｂ
にセットする。

【００２０】第２サイクル：次に、図１５のタイムチャ
ートにおける第２サイクルについて説明する。図１３は
第２サイクルのメモリ読み出しの信号の流れを示してい
る。前記第１サイクルでアドレス設定信号７ａによって
アドレス発生回路４ａに設定されたアドレスＡ１〜Ａ１
５に“１”を加えた値をメモリ２１０ａに出力し、第３
サイクルでアクセスされるでアドレスを予め予想して設
定する。この信号は図１３の太い２点鎖線によって示
す。

【００２１】第２サイクルに入ると、マイクロプロセッ
サ２１は前記第１サイクルに続くアドレスを比較回路に
出力するが、通常は第１サイクルの次のアドレス、つま
り第１サイクルのアドレスに“１”を加えた値が出力さ
れる。ここで、第１サイクルでは最下位ビットが“０”
であり、これに“１”を加えてもＡ１〜Ａ１５の上位ビ
ットは変化せず、最下位ビットのＡ０が“０”から
“１”に変化するだけである。

【００２２】第１サイクルにおいて、アドレス発生回路
４ｂではアドレス出力設定信号９ａによって第１サイク
ルのＡ１〜Ａ１５を予想アドレスとしているため、予想
アドレスと実アドレスが一致している。ここで、第２サ
イクルではＡ０が“１”であるため、比較回路１ａは動
作せず比較回路１ｂが動作する。比較回路１ｂは、実ア
ドレスＡ１〜Ａ１５と前記予想アドレスＡ１〜Ａ１５を
比較し、一致したことを示す対応信号１０ｂが対応回路
２ｂに対して出力される。メモリ２１０ｂにおいては、
予想アドレスによるセット状態がそのまま維持される。

【００２３】このように、メモリ２１０ｂには実アドレ
スが入力される前にすでに予想アドレスによりアドレス
がセットされた状態となっているため、第２サイクルに
入った後、短時間でＲＥＡＤＹ信号をアクティブにで
き、このアドレス（Ａ０＝“１”）のデータを読みだす
ことができる。この信号の流れは図１３の太い破線によ
って示される。

【００２４】次に、図１３で太い一点鎖線によって示さ
れるように、前記第１サイクルと同様に比較回路１ｂか
らは第２サイクルのアドレスに“２”を加えた値、つま
りアドレスＡ１〜Ａ１５に“１”を加えた値がアドレス
設定信号７ｂとしてアドレス発生回路４ｂに出力され
る。このアドレス値はを第４サイクルの予想アドレスと
してメモリ２１０ｂにセットされる。

【００２５】第３サイクル：次に、図１５のタイムチャ
ートにおける第３サイクルについて説明する。図１４は
第３サイクルのメモリ読み出しの信号の流れを示してい
る。続く第３サイクルにおいて、マイクロプロセッサ２
１より第２サイクルのアドレスの次のアドレス（Ａ０＝
“０”）が出力されると、比較回路１ａが動作する。比
較回路１ａは、この実アドレスと前記の第１サイクルに
おけるアドレス発生回路４ａからの予想アドレスとを比
較する。本説明の場合、第１サイクルから第５サイクル
までマイクロプロセッサ２１から出力されるアドレスが
連続していると仮定しているため、実アドレスと予想ア
ドレスとは一致している。したがって、メモリ２１０ｂ
の予想アドレスによるセット状態がそのまま維持され
る。

【００２６】このため、図１４の太い破線によって示さ
れるように、当該第３サイクルにおいても短時間でＲＥ
ＡＤＹ信号をマイクロプロセッサ２１に返すことがで
き、該当アドレスにおけるデータの読み出しが可能とな
る。以降、第４サイクル、第５サイクルとマイクロプロ
セッサ２１から出力される実アドレスが連続する限り、
短時間でデータの読み出しが可能となる。

【００２７】

【発明が解決しようとする課題】しかしながら、上記の
構成及び動作では、命令に対するアドレス信号線とデー
タに対するアドレス信号線とを共用しているマイクロプ
ロセッサの場合は、命令をアクセスするサイクルの間に
データのアクセスサイクルが存在するため、アドレス信
号の連続が妨げられ、インターリーブの効果が著しく損
なわれるという問題点がある。

【００２８】前記問題点を以下に説明する。図１６はア
ドレス状態図である。図１６に示すものは、メモリに記
憶させる情報として命令とデータの２種類を扱い、か
つ、命令の情報をインターリーブによって記憶させる場
合であり、命令メモリａにおいてアドレスｍに内容ａ_m
を記憶し、続いてアドレスｍ＋２に内容ａ_m+2を記憶さ
せ、また、命令メモリｂにおいてアドレスｍ＋１に内容
ａ_m+1を記憶し、続いてアドレスｍ＋３に内容ａ_m+3を
記憶させ、一方、データメモリＤにおいてアドレスｎに
内容ａ_nを記憶し、続いてアドレスｎ＋１に内容ａ_n+1
を記憶させるものとする。

【００２９】前記メモリにおいて、命令メモリａと命令
メモリｂによってインターリーブが行われ、データのア
クセスがなく命令のアクセスが連続している場合にはイ
ンターリーブの効果が発揮される。つまり、図１７のメ
モリアクセス状態図において、例えばアドレスｍからｍ
＋４は命令をアクセスするアドレスであり、アドレスｎ
はデータをアクセスするアドレスとする。アドレスｍか
らｍ＋４のアドレスによる命令はメモリａあるいはメモ
リｂにインターリーブして記憶されており、アドレスｎ
のアドレスによるデータはデータメモリ記憶されてい
る。

【００３０】ところが、命令をアクセスするアドレスが
ｍからｍ＋２までは連続しており、次にデータをアクセ
スするアドレスｎが続き、次に再び命令をアクセスする
アドレスがｍ＋３から始まる場合には、アドレスｎがア
ドレスｍ＋１とアドレスｍ＋２の間にあるため命令をア
クセスするアドレスの連続性が中断され、インターリー
ブの効果が損なわれることになる。

【００３１】本発明は、前記した従来のメモリ制御装置
の問題点を除去し、命令をアクセスするアドレス中にデ
ータをアクセスするアドレスが存在する場合において
も、アドレス信号の連続性を維持してインターリーブの
効果を発揮することができるメモリ制御装置を提供する
ことを目的とする。

【００３２】

【課題を解決するための手段】前記の目的を達成するた
めに本発明のメモリ制御装置においては、アドレス信号
及びデータ信号を入出力するバスマスタと、アドレスの
下位ビットをそれぞれ異なる値で固定した命令コードを
含む複数個の命令メモリと、データ領域を含むデータメ
モリと、バスマスタのアドレス信号に基づいて命令コー
ドとデータ領域とを選別する選別手段と、バスマスタの
アドレス信号及び選別手段に基づいて命令メモリを選択
し、次のサイクルにおける予想アドレスによって読み出
しアクセスを行うメモリ制御部とからなり、命令メモリ
は、データメモリのアクセス時には予想アドレスを維持
するものである。

【００３３】

【作用】そのために、本発明のメモリ制御装置において
は、インターリーブされた命令メモリを予想アドレスに
よって駆動し、また、その予想アドレスをデータメモリ
のアクセス時ニオイテセ維持することによって、命令コ
ードが連続しプログラムによって意図的にアドレスを変
更しない限り、命令コードの途中にデータ領域が存在す
る場合においてもインターリーブの効果を発揮すること
ができる。

【００３４】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明のメモリ制御装置
の構成図であり、図２は本発明のメモリ制御装置のブロ
ック図である。図において、１ａ，１ｂは比較回路、２
ａ，２ｂは対応回路、３ａ，３ｂは不対応回路、４ａ，
４ｂはアドレス発生回路、５はメモリ制御部、６はデー
タ領域判定回路、２１はマイクロプロセッサ、１００，
１００ａ，１００ｂはメモリ制御装置、２００ａ，２０
０ｂは命令メモリ、３００はデータメモリである。ま
た、７ａ〜１１ａはそれぞれ各部から出力信号を示して
いる。

【００３５】以下に、本発明のメモリ制御装置をメモリ
読み出しの場合を例にして説明する。図１において、本
発明のメモリ制御装置は、最下位ビットを異ならせた命
令メモリ２００ａ及び命令メモリ２００ｂとメモリ制御
部５とを含むメモリ制御装置１００と、データメモリ３
００と、データ領域判定回路６と、マイクロプロセッサ
２１とから構成される。

【００３６】マイクロプロセッサ２１は、メモリ制御装
置１００にアドレス信号を入力することによって、命令
メモリ２００ａ及び命令メモリ２００ｂに記憶された命
令を読み出すとともに、データメモリ３００からデータ
信号の読み出しを行うものである。メモリ制御装置１０
０内にはメモリ制御部５と命令メモリ２００ａ及び命令
メモリ２００ｂが設けられ、その命令メモリ２００ａ及
び命令メモリ２００ｂによってインターリーブを構成し
ている。この本発明の実施例においては、２つのバンク
に分割したインターリーブによって説明する。

【００３７】また、マイクロプロセッサ２１からメモリ
制御装置１００にはアドレス信号Ａ０〜Ａ１５とアドレ
スストローブ信号ＡＳが入力され、一方、メモリ制御装
置１００からマイクロプロセッサ２１にはデータ信号Ｄ
０〜Ｄ７とＲＥＡＤＹ信号が入力される。前記構成にお
いて、マイクロプロセッサ２１からのアドレス信号Ａ０
〜Ａ１５に基づいて、メモリ制御部５は命令メモリ２０
０ａあるいは命令メモリ２００ｂを選択してデータを読
み出す命令メモリを選択した後、アドレス指定によって
データ信号Ｄ０〜Ｄ７をマイクロプロセッサ２１に出力
する。

【００３８】一方、データメモリ３００は、アドレス信
号Ａ０〜Ａ１５が命令メモリ上のデータであるか、ある
いはデータメモリ上のデータであるかをデータ領域判定
回路６によって判定し、データメモリ上のデータである
場合には該データをデータ信号Ｄ０〜Ｄ７として出力す
る。また、図２の本発明のメモリ制御装置のブロック図
おいてさらに詳細に説明する。

【００３９】図において、メモリ制御装置１００はメモ
リ制御装置１００ａとメモリ制御装置１００ｂに分けら
れ、メモリ制御装置１００ａは命令メモリ２００ａを制
御し、メモリ制御装置１００ｂは命令メモリ２００ｂを
制御する。メモリ制御装置１００ａ及びメモリ制御装置
１００ｂに接続されるバスマスタ装置として、アドレス
幅１６ビット（Ａ０〜Ａ１５）、データ幅８ビット（Ｄ
０〜Ｄ７）で構成されるマイクロプロセッサ２１が用い
られている。

【００４０】マイクロプロセッサ２１とメモリ制御装置
１００間の信号は、前記アドレス信号（Ａ０〜Ａ１５）
及びデータ信号（Ｄ０〜Ｄ７）の他に、アドレス出力の
有効性を示すため出力されるアドレスストローブ信号Ａ
Ｓ及びＲＥＡＤＹ信号がある。ＲＥＡＤＹ信号は、メモ
リ制御装置１００ａ及びメモリ制御装置１００ｂから命
令メモリ２００ａ及び命令メモリ２００ｂの応答時間を
調整するものである。

【００４１】また、マイクロプロセッサ２１とデータメ
モリ３００間の信号は、前記アドレス信号（Ａ０〜Ａ１
５）及びデータ信号（Ｄ０〜Ｄ７）があり、アドレス信
号（Ａ０〜Ａ１５）はデータ領域判定回路６を介してデ
ータメモリ３００に入力される。なお、前記以外の信号
については説明の簡略化のために省略している。

【００４２】図１において、破線で囲まれた範囲が命令
メモリ２００ａ、命令メモリ２００ｂを含むメモリ制御
装置１００ａ、１００ｂをそれぞれ構成している。な
お、特に注記しない限り同図中において、ａとｂとの符
号がついた同一数字のものは同じ動作をするものとす
る。マイクロプロセッサ２１からのアドレス信号は最下
位ビットＡ０と上位ビットＡ１〜Ａ１５に分かれて、ア
ドレスストローブ信号ＡＳと共にそれぞれの比較回路１
ａ，１ｂに入力されると共にデータ領域判定回路６にも
入力される。また、マイクロプロセッサ２１に対するＲ
ＥＡＤＹ信号は、比較回路１ａ及び１ｂから出力され
る。

【００４３】ここで、比較回路１ａと１ｂは以下の点で
異なる。比較回路１ａはアドレスＡ０が“０”かつアド
レスストローブ信号ＡＳがアクティブ（“０”）かつデ
ータ領域判定回路６の出力がインアクティブ（“１”）
の状態で動作するのに対し、比較回路１ｂはアドレスＡ
０が“１”かつアドレスストローブ信号ＡＳがアクティ
ブ（“０”）かつデータ領域判定回路６の出力がインア
クティブ（“１”）の状態で動作する。つまり、偶数ア
ドレスの命令メモリをアクセスすると、制御装置１００
ａが動作し、命令メモリ２００ａがアクセスされる。

【００４４】ここで、命令メモリ２００ａ及び命令メモ
リ２００ｂのアドレス状態は、図１１のメモリの構成図
に示されるように、従来のメモリ２１０ａ及びメモリ２
１０ｂのアドレス状態と同様である。インターリーブに
よって命令メモリを命令メモリ２００ａ及び命令メモリ
２００ｂの２つに分割すると、命令メモリ２００ａのア
ドレスの最下位ビットＡ０は常に０であり、命令メモリ
２００ｂのアドレスの最下位ビットＡ０は常に１であ
る。したがって、最下位ビットＡ０の値によって、命令
メモリ２００ａと命令メモリ２００ｂの識別を行うこと
ができる。

【００４５】次に、図２の回路構成によるメモリ読み出
しのアクセスの動作を図３〜図７を参照しながら説明す
る。図３〜図６は本発明のメモリ制御装置のメモリ読み
出しの場合の信号の流れ図であり、図７は本発明のメモ
リ制御装置のメモリ読み出しのタイムチャートである。

【００４６】次に、図２の回路構成によるメモリ読み出
しのアクセスの動作を図３を参照しながら説明する。こ
こで、クロック（ＣＬＫ）周期を５０ｎＳ、命令メモリ
のアクセス時間、すなわち応答時間を１２０ｎとする。
以下に、図７に示す第１サイクル〜第５サイクルに従っ
て説明する。

【００４７】第１サイクル：まず、図７のタイムチャー
トにおける第１サイクルについて説明する。図３は第１
サイクルのメモリ読み出しの信号の流れを示している。
マイクロプロセッサ２１により第１サイクルの命令メモ
リアクセスが開始されると、実アドレスＡ０〜Ａ１５が
マイクロプロセッサ２１から比較回路１ａ、１ｂ及びデ
ータ領域判定回路６に入力され、アドレスストローブ信
号ＡＳがアクティブとなる。

【００４８】この時、データ領域判定回路６において、
アドレス信号が命令メモリをアクセスするものであると
きはこのアドレス信号は命令メモリをアクセスするもの
であると判定して、比較回路１ａあるいは比較回路１ｂ
を駆動する信号を出力する。さらにそのアドレスの最下
位ビットＡ０が“０”の場合には、比較回路１ａが動作
される。

【００４９】第１サイクルでは前記において入力された
実アドレスが初期値であってそれ以前の比較対象となる
アドレス値は存在しないため、比較回路１ａは不対応回
路３ａに対して不対応信号１１ａを出力する。続いて、
不対応信号１１ａを受けた不応答回路３ａはアドレス発
生回路４ａに対してＡ１〜Ａ１５の上位ビットのアドレ
ス出力設定信号８ａをアドレス発生回路４ａに対して出
力すると同時に他方のメモリ制御装置１００ｂ側のアド
レス発生回路４ｂに対しても同様に、Ａ１〜Ａ１５の上
位ビットのアドレス出力設定信号９ａを出力する。アド
レス発生回路４ａは、このアドレス出力設定信号８ａの
入力に伴って実アドレスＡ１〜Ａ１５を命令メモリ２０
０ａに対して出力する。ここまでの信号は図１２におい
て太い実線によって示し、以下の信号は太い破線によっ
て示す。

【００５０】比較回路１ａは不応答信号１１ａを出力し
たため、当該メモリサイクルは命令メモリ２００ａが本
来必要とするアクセス時間つまり１２０ｎＳ以上が経過
するのを待って、ＲＥＡＤＹ信号をマイクロプロセッサ
２１に対して出力する。これと同時に比較回路１ａは、
アドレスに“２”を加えた値、つまりアドレスＡ１〜Ａ
１５に“１”を加えた値をアドレス設定信号７ａとして
アドレス発生回路４ａに出力する。

【００５１】この結果、アドレス発生回路４ａからは第
３サイクルでアクセスされるであろう命令メモリ２００
ａで必要なアドレスを予想して第２サイクルから命令メ
モリ２００ａに対して出力される。一方、以上の動作と
共に、Ａ１〜Ａ１５の上位ビットのアドレス出力設定信
号９ａが入力された他方のアドレス発生回路４ｂではア
ドレス出力設定信号９ａを第２サイクルで命令メモリ２
００ｂが必要であろうアドレスとしてそのまま命令メモ
リ２００ｂにセットする。

【００５２】第２サイクル：次に、図７のタイムチャー
トにおける第２サイクルについて説明する。図４は第２
サイクルのメモリ読み出しの信号の流れを示している。
マイクロプロセッサ２１により第２サイクルの命令メモ
リアクセスが開始されると、実アドレスＡ０〜Ａ１５が
マイクロプロセッサ２１から比較回路１ａ、１ｂ及びデ
ータ領域判定回路６に入力され、アドレスストローブ信
号ＡＳがアクティブとなる。

【００５３】この時、データ領域判定回路６において、
アドレス信号が命令メモリをアクセスするものであると
きはこのアドレス信号は命令メモリをアクセスするもの
であると判定して、比較回路１ａあるいは比較回路１ｂ
を駆動する信号を出力する。さらにそのアドレスの最下
位ビットＡ０が“１”の場合には、比較回路１ｂが動作
される。

【００５４】前記第１サイクルでアドレス設定信号７ａ
によってアドレス発生回路４ａに設定されたアドレスＡ
１〜Ａ１５に“１”を加えた値をメモリ２００ａに出力
し、第３サイクルでアクセスされるでアドレスを予め予
想して設定する。この信号は図４の太い２点鎖線によっ
て示す。第２サイクルに入ると、マイクロプロセッサ２
１は前記第１サイクルに続くアドレスを比較回路に出力
するが、通常は第１サイクルの次のアドレス、つまり第
１サイクルのアドレスに“１”を加えた値が出力され
る。

【００５５】ここで、第１サイクルでは最下位ビットが
“０”であり、これに“１”を加えてもＡ１〜Ａ１５の
上位ビットは変化せず、最下位ビットのＡ０が“０”か
ら“１”に変化するだけである。第１サイクルにおい
て、アドレス発生回路４ｂではアドレス出力設定信号９
ａによって第１サイクルのＡ１〜Ａ１５を予想アドレス
としているため、予想アドレスと実アドレスが一致して
いる。ここで、第２サイクルではＡ０が“１”であるた
め、比較回路１ａは動作せず比較回路１ｂが動作する。

【００５６】比較回路１ｂは、実アドレスＡ１〜Ａ１５
と前記予想アドレスＡ１〜Ａ１５を比較し、一致したこ
とを示す対応信号１０ｂが対応回路２ｂに対して出力さ
れる。命令メモリ２００ｂにおいては、予想アドレスに
よるセット状態がそのまま維持される。このように、命
令メモリ２００ｂには実アドレスが入力される前にすで
に予想アドレスによりアドレスがセットされた状態とな
っているため、第２サイクルに入った後、短時間でＲＥ
ＡＤＹ信号をアクティブにでき、該当アドレス（Ａ０＝
“１”）のデータを読みだすことができる。この信号の
流れは図４の太い破線によって示される。

【００５７】次に、図４で太い一点鎖線によって示され
るように、前記第１サイクルと同様に比較回路１ｂから
は第２サイクルのアドレスに“２”を加えた値、つまり
アドレスＡ１〜Ａ１５に“１”を加えた値がアドレス設
定信号７ｂとしてアドレス発生回路４ｂに出力される。
このアドレス値はを第４サイクルの予想アドレスとして
メモリ２００ｂにセットされる。

【００５８】第３サイクル：次に、図７のタイムチャー
トにおける第３サイクルについて説明する。図５は第３
サイクルのメモリ読み出しの信号の流れを示している。
第３サイクルにおいて、マイクロプロセッサ２１により
命令領域ではなくデータ領域のアドレスが出力される
と、データ領域判定回路６はデータメモリ３００に対す
るサイクルであることを示す信号１２をアクティブ
（“０”）とし、比較回路１ａ、１ｂが動作しないよう
にする。

【００５９】データメモリ３００からのデータ信号は、
メモリ制御部５内の図示されない制御手段からのＲＥＡ
ＤＹ信号によってマイクロプロセッサ２１のデータ信号
に出力される。したがって、このデータメモリ３００の
アクセスの間、命令メモリ２ａ，３ｂにセットされてい
る予想アドレスはそのまま維持される。

【００６０】第４サイクル：次に、図７のタイムチャー
トにおける第４サイクルについて説明する。図６は第４
サイクルのメモリ読み出しの信号の流れを示している。
第４サイクルにおいて、マイクロプロセッサ２１により
第２サイクルのアドレスの次の命令アドレス（Ａ０＝
“０”）が出力されると、比較回路１ａが動作する。

【００６１】この比較回路１ａにおいて、入力された実
アドレスと前記の第１サイクルにおけるアドレス発生回
路４ａからの予想アドレスとが比較される。本発明の実
施例の場合、データ領域アクセスの第３サイクルの除い
た第１サイクルから第５サイクルまでマイクロプロセッ
サ２１から出力される命令アドレスは連続していると仮
定するため、実アドレスと予想アドレスとは一致してい
る。

【００６２】したがって、命令メモリ２００ａの予想ア
ドレスによるセット状態がそのまま維持される。このた
め、第４サイクルにおいても短時間でＲＥＡＤＹ信号を
マイクロプロセッサ２１に返すことができ、該当するア
ドレスにおける命令データの読み出しが可能となる。以
降、第５サイクル、第６サイクルと、マイクロプロセッ
サ２１から出力される命令の実アドレスが連続する限
り、その命令のアクセスが途中でデータのアクセスが存
在する場合であってもインターリーブに影響を与えず、
短時間で命令データの読み出しが可能となる。

【００６３】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。

【００６４】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、命令に対するアドレス信号と、データに対する
アドレス信号を共通のアドレスバスから出力しているマ
イクロプロセッサにおいて、命令をアクセスするサイク
ル間にデータのアクセスサイクルが存在し、アドレスバ
ス上のアドレス信号の連続が妨げられる場合において
も、マイクロプロセッサから出力される命令の実アドレ
スが連続する限りインターリーブに影響を与えることな
く、短時間で命令データての読み出しが可能となる。

【図面の簡単な説明】

【図１】本発明のメモリ制御装置の構成図である。

【図２】本発明のメモリ制御装置のブロック図である。

【図３】本発明のメモリ制御装置の信号の流れ図であ
る。

【図４】本発明のメモリ制御装置の信号の流れ図であ
る。

【図５】本発明のメモリ制御装置の信号の流れ図であ
る。

【図６】本発明のメモリ制御装置の信号の流れ図であ
る。

【図７】本発明のメモリ制御装置のタイムチャートであ
る。

【図８】インターリービングによる主記憶装置の構成図
である。

【図９】従来のメモリ制御装置の構成図である。

【図１０】従来のメモリ制御装置のブロック図である。

【図１１】メモリの構成図である。

【図１２】従来のメモリ制御装置の信号の流れ図であ
る。

【図１３】従来のメモリ制御装置の信号の流れ図であ
る。

【図１４】従来のメモリ制御装置の信号の流れ図であ
る。

【図１５】従来のメモリ制御装置のタイムチャートであ
る。

【図１６】アドレス状態図である。

【図１７】メモリアクセス状態図である。

【符号の説明】

１１ａ，１ｂ比較回路２ａ，２ｂ対応回路３ａ，３ｂ不対応回路４ａ，４ｂアドレス発生回路５メモリ制御部６データ領域判定回路２１マイクロプロセッサ１００，１００ａ，１００ｂメモリ制御装置２００ａ，２００ｂ命令メモリ３００データメモリ

Claims

【特許請求の範囲】

【請求項１】（ａ）アドレス信号及びデータ信号を入
出力するバスマスタと、（ｂ）アドレスの下位ビットを
それぞれ異なる値で固定した命令コードを含む複数個の
命令メモリと、（ｃ）データ領域を含むデータメモリ
と、（ｄ）前記バスマスタのアドレス信号に基づいて前
記命令コードと前記データ領域とを選別する選別手段
と、（ｅ）前記バスマスタのアドレス信号及び前記選別
手段に基づいて前記命令メモリを選択し、次のサイクル
における予想アドレスによって読み出しアクセスを行う
メモリ制御部とからなり、（ｆ）前記命令メモリは、前
記データメモリのアクセス時には予想アドレスを維持す
ることを特徴とするメモリ制御装置。
【請求項２】前記メモリ制御部はバスマスタからの実
アドレスに基づいて前記複数個の命令メモリの選択を行
う請求項１記載のメモリ制御装置。
【請求項３】前記メモリ制御部はバスマスタからの実
アドレスと予想アドレスとの比較によって前記読み出し
アクセスの入出力タイミイグ制御を行う請求項１，又は
２記載のメモリ制御装置。
【請求項４】前記予想アドレスは現アドレス値に命令
メモリの個数に対応した値を加算したものである請求項
１記載のメモリ制御装置。