JPS62245351A - インタ−リ−ブ方式の記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、インターリーブ方式の記憶装置に係り、特に
１画像メモリ、プログラムメモリ等に好適な、連続アド
レスの高速読出し方式、及び、その装置に関する。

〔従来の技術〕

従来、データ処理装置は複数個のバンクに分割され、イ
ンターリーブされた主記憶装置を接続し、あるデータ読
出しサイクルの実行中に、次に読み出すべきデータを複
数個先行アクセスしておき。

アドレスの下位部分をデコードしてバンクセレクト信号
とし、この信号によりセレクトされたバンクのバッファ
ゲートを開くことにより、高速データ読出しを実現して
いた。

この方式によれば、アドレスの上位部分が、全メモリバ
ンクのアクセスアドレスとして接続されており、アドレ
スが更新されメモリバンクの最終段から、初段に切り変
わる際、全メモリバンクに対するアクセスアドレスが更
新されるため、記憶装置は、通常のメモリと同様のメモ
リアクセスウェイト時間を必要としていた。

従来のインターリーブ方式の記憶装置は″新版情報処理
ハンドブック　情報処理学会編″′第８１７頁から第８
１８頁において論じられている。

〔発明が解決しようとする問題点〕

上記従来技術は、全メモリパンクに対するアクセスアド
レスが更新された時のことが配慮されておらず、メモリ
バンクが最終段から初段に切り換わる際にメモリアクセ
スウェイト時間が必要であるという問題があった。

本発明の目的は連続アドレスによるアクセス時メモリア
クセスウェイト時間を不要にし、メモリバンクの最終段
から初段に切り換わる際にも１通常のバンク切り換えと
同様のタイミングをもって、メモリアクセスを行なうイ
ンターリーブ方式の記憶装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、インターリーブされた複数のメモリバンク
と、各々のメモリバンクに接続された、現行アドレスバ
スと先行アドレスバスを切り換えるアドレスセレクタと
、データ処理装置より渡されるアドレスの下位のバンク
セレクト部より生成される先行アドレスセレクト信号を
発生する先行アドレスセレクト信号発生器と、メモリバ
ンクより送出されるデータをコントロールするバッファ
ゲートと、バンクセレクト部をデコードし、各々のメモ
リバンクのバッファゲートに接続されるバッファゲート
コントロール信号を発生するバンクセレクトデコーダと
、データ処理装置より渡されるアドレスの上位のメモリ
アドレス部をインクリメントし、先行アドレスを生成す
るアドレスインクリメンタと、データ処理装置より渡さ
れたアドレスが連続アドレスかどうかを判定し不連続判
定信号を発生する連続アドレス判定器と、誤不連続判定
信号パルスより、メモリウェイト信号を生成しバンクセ
レクトデコーダをコントロールするパルス延長器よりな
る記憶装置により達成される。

〔作用〕

データ処理装置が連続したアドレスでメモリを読み出そ
うとしている時は、連続アドレス判定器は、そのアドレ
スが連続アドレスであると判定し、不連続判定信号を発
しないため、パルス延長器はバンクセレクトデコーダの
動作を停止させることはない。

このため、データ読み出しが終ったメモリバンクに対す
るアクセスアドレスは、アドレスセレクタにより現行ア
ドレスから、アドレスインクリメンタにより、現行アド
レスに１を加算された先行アドレスに切り換わり、すぐ
にメモリバンクの先行アクセスが始まる。またデータ読
み出しが終わったか否かをアドレス内のバンクセレクト
部より先行アドレスセレクト信号発生器が判定し、各メ
モリバンクのアドレスセレクタをコントロールする。ま
たバンクセレクト部をバンクセレクトデコーダが判定し
、各メモリバンクのバッファゲートをコントロールする
。

これによりメモリバンクの最終段の読み出しが終了後、
先行アドレスによりアクセスされていた初段のメモリバ
ンクはデータを送出しているので、アドレスが更新され
初段のバッファゲートがセレクトされた時には、メモリ
アクセスウェイト時間なしにデータを読み出すことがで
きる。

次に、ジャンプ命令等によりデータ処理装置が不連続な
アドレスでメモリを読み出そうとしている時は、先行ア
クセスしている次のアドレスのデータを送出しないため
に、連続アドレス判定器はアドレスが不連続であると判
定し、不連続判定信号を発する。これによりパルス延長
器はバンクセレクトデコーダの動作を停止させ、全メモ
リパンクのバッファゲートを閉じる。この後、新現行ア
ドレスによりメモリバンクがアクセスされ、データが送
出されるタイミングでパルス延長器はバンクセレクトデ
コーダの動作を再開する。これによりバンクセレクトデ
コーダが各メモリバンクのバッファゲートをコントロー
ルし、データがデータパスに送出される。

このように、本記憶装置は、不連続アドレスアクセス時
は、通常の記憶装置と同様のメモリウェイト時間を持ち
、連続アドレスアクセス時には。

メモリアクセスウェイト時間なしにデータを読み出すこ
とができる。

〔実施例〕

以下、本発明の一実施例を第１図、第２図、第３図及び
第７図により説明する。

第１図は本発明が適用される記憶装置のブロック図であ
る。

データ処理装置よりのアドレス１５は、点線にて示され
る連続アドレス判定器３０に接続され、不連続アドレス
２６となり、パルス延長器２１を介し、メモリウェイト
信号２７として、バンクセレクトデコーダ５に接続され
る。

連続アドレス判定器３０に入ったアドレス１５は、アド
レスディレィ１６を介し、ディレィアドレス２２となり
、全アドレスインクリメンタ１７に接続され、全先行ア
ドレス２３となり、アドレス１５とともに先行アドレス
比較器１８に接続され、先行アドレス合致信号２５とな
り、ＯＲゲート２０に接続される。また、アドレス１５
とディレィアドレス２２は、ともにアドレス更新検出器
１９に接続され、＠行アドレス合致信号２４となり、ア
ドレスレジスタ１６と、ＯＲゲート２０に接続され、不
連続判定信号２６となる。

また、データ処理装置よりのアドレス１５はメモリアド
レス部１とバンクセレクト部２とに分割され、現行アド
レスバス１２となり、アドレスインクリメンタ３を介し
先行アドレスバス１１に接続され又、アドレスセレクタ
１０１．同２０１゜同３０１を介し、それぞれ、メモリ
アクセスアドレス線１０７．同２０７．同３０７に接続
され。

さらにそれぞれメモリバンク１０２．同２０２゜同３０
２に接続され、又、メモリバンクに接続されている。バ
ンクセレクト部２は、バンクセレクト信号１３となり先
行アドレスセレクト信号発生器４に接続され、さらに、
先行アドレスセレクト信号１０５，２０５．３０５とな
り、又、バンクセレクトデコーダ５に接続されバッファ
ゲートコントロール信号１０６，２０６，３０６，４０
６を介し、バッファゲート１０３．同２０３．　同３０
３、同４０３に接続されている。さらに各バッファゲー
トを介し、各メモリバンクのデータ線１０８．２０８，
３０８，４０８がデータバス１４に接続されている。

本実施例は４ウエイ構成をとっており、バンクセレクト
部２は、アドレス１５の下２ビットとしている。この構
成における先行アドレスセレクト信号発生器４の機能を
第２図に、又、バンクセレクトデコーダ５の機能を第３
図に示す。

初めに、連続アドレス判定器３０の動作を、第７図を用
いて説明する。

アドレスディレィ１６はアドレス１５のアドレスを遅ら
せ、ディレィアドレス２２に送出する。

全アドレスインクリメンタは、常に、ディレィアドレス
２２よりも１だけ大きいアドレスを、全先行アドレス２
３に送出している。アドレス更新検出器１９はアドレス
１５とディレィアドレス２２より、アドレスが（更新し
たことを検出し、１１　Ｌ″）を現行アドレス合致信号
２４に送出する。先行アドレス比較器１８は、アドレス
１５と全先行アドレス２３が等しい時“Ｈ′″を先行ア
ドレス合致信号２５に送出する。ＯＲゲート２０は、現
行アドレス合致信号２４と先行アドレス合致信号２５が
共にＬ″時、不連続判定信号２６を１１　Ｌ　ｊ＋にす
る。

今、アドレス１５がＩＩＡ”の時、ディレィアドレス２
２は“Ａ″、全先行アドレス“Ａ＋１″となっており、
このため、現行アドレス合致信号２４は“Ｈ′′、先行
アドレス合致信号２５は“Ｌ″となり、結果、不連続判
定信号は“Ｌ”となる。

次に、アドレス１５がＡと連続のアドレス“Ａ＋１″に
なると、アドレス更新検出器１９はアドレスが更新され
たことを検出し、現行アドレス合致信号２４を“Ｌ”に
し、アドレスディレィ１６によりディレィアドレス２２
の変化が遅れているため、全先行アドレス２３は“Ａ　
＋　１　”を、示しているので、先行アドレス比較器１
８は一時的に先行アドレス合致信号２５を＜Ｉ　Ｈｐｔ
にする。このため、ＯＲゲート２０は不連続判定信号２
６を“Ｌ”のままにする。この後、ディレィアドレス２
２が”Ａ＋１″゛、になると、アドレス更新検出器１９
は現行アドレス合致信号２４を“ＨＩ＋にすると共に、
全アドレスインクリメンタ１７により、全先行アドレス
２３が“Ａ＋２”になるため先行アドレス比較器１８は
先行アドレス合致信号２５を“′Ｌ″にする。このため
、ＯＲゲート２０は、不連続判定信号２６を“Ｌ”のま
まにする。

さらに、アドレス１５が不連続アドレス“Ｂ”になった
時は、アドレス更新検出器１９は現行アドレス合致信号
２４を“Ｌ″とし、先行アドレス比較器１８は“Ｂ″と
”Ａ＋２”を比較するので結果は４１　Ｌ　Ｉ＋となる
。このため、ＯＲゲート２０は不連続判定信号２６を’
Ｈ”とする、この後、ディレィアドレス２２が１１３１
１になると、不連続判定信号２６は“Ｌ”にもどる。

このようにして、連続アドレス判定器３０は、アドレス
が更新される毎に、そのアドレスが前のアドレスと連続
かどうかを判定し、結果を不連続判定信号２６に反映さ
せる動作をする。

さらに、不連続判定信号２６を受けたパルス延長器２１
は、その瞬間からメモリウェイト時間だけ、メモリウェ
イト信号２７をｇｔＨ”にする。メモリウェイト信号２
７が“Ｈ”の時にはバンクセレクタデコーダはどのバッ
ファゲートも選ばないため、データはデーダバス１４に
は出力されない。

アドレスインクリメンタ３は、その入力である現行アド
レスバス１２のアドレスに常に１を加算している。これ
により先行アドレスバス１１のアドレスは現行アドレス
バス１２のアドレスよりも１だけ大きくなっている。又
、各アドレスセレクタ１０１．２０１，３０１は、それ
ぞれの先行アドレスセレクト信号１０５，２０５，３０
５のコントロールにより、各々のメモリアクセスアドレ
ス線１０７，２０７，３０７に現行アドレスバス１２上
のアドレスか、又は、先行アドレスバス１１上のアドレ
スのいずれかを出力している。各メモリバンク１０２，
２０２，３０２，４０２は、それぞれのアクセスアドレ
スが入力されると、一定のメモリアクセスウェイト時間
後、データを。

各々のデータ線１０８，２０８，３０８，４０８に出力
する。各バッファゲート１０３，２０３゜３０３．４０
３は、各々のバッファゲートコントロール信号１０６，
２０６，３０６，４０６によりセレクトされると開いて
、データをデータバス１４に送出する。ただし、第３図
に示すように。

バッファゲートのセレクトは、一度に１つのバッファゲ
ートに対してしか行なわれない。

ここで本実施例に対し、連続アドレスでアクセスを行な
った場合の動作を説明する０、この場合では連続アドレ
ス判定器３０とパルス延長器２１ではメモリウェイト信
号は生成しない。

今、バンクセレクト部２の内容が“１０″であったとす
る。この時はバンクセレクトデコーダ５により、バッフ
ァゲートセレクト信号３０６が有効となり、バッファゲ
ート３０３が開きデータがデータバス１４に送出される
。又、先行アドレスセレクト信号発生器４は、先行アド
レスセレクト信号１０５，２０５を有効にする。これに
より、アドレスセレクタ１０１．同２０１は、先行アド
レスをセレクトし′各々のメモリアクセスアドレス線１
０７，２０７に送出する。この時は、先行アドレスセレ
クタ信号３０５に、現行アドレスセレクトとなっている
ためアドレスセレクタは現行アドレスをメモリアクセス
アドレス線３０７に送出している。さらにメモリバンク
４０２にも現行アドレスが供給されているので、データ
はデータ線４０８に送出されている。ここで、アドレス
１５が更新されると、バンクセレクト部２は“１１”と
なり、バンクセレクトデコーダ５は、バッファケートコ
ントロール信号４０６を有効にする。これによりバッフ
ァゲート４０３が開き、先にデータ線４０８に送出され
ていたデータが、データバス１４に送出される。この時
には、先行アドレスセレクト信号発生器４は、先行アド
レスセレクト信号３０５も有効にするので、アドレスセ
レクタは、先行アドレスバス１１をセレクトし、メモリ
アクセスアドレス線３０７には、先行アドレスが送出さ
れる。

この時、メモリバンク１０２は先行アドレスによりアク
セスされているので、データ線１０８には先行アドレス
によるデータが送出されている。

ここで、さらにアドレス１５が更新されるとバンクセレ
クト部２は“ｏｏ”となり又、メモリアドレス部１は１
だけ大きいアドレスとなり、現行アドレスと先行アドレ
スとが等しくなる。これによりバンクセレクトデコーダ
５は、バッファゲートコントロール信号１０６を有効と
するため、バッファゲート１０３が開くが、この時には
、前回の先行アドレスでアクセスされたデータが、デー
タ線１０８あるので、このデータがデータバス１４に送
出される。こうして、先行アクセスされた初段のメモリ
バンク１０２のデータは読み出しを行う。

次に、現行アドレスと前回の先行アドレスが等しいうち
に、先行アドレスセレクト信号発生器４により、先行ア
ドレスセレクト信号１０５，２０５゜３０５を無効とし
、各アドレスセレクタを現行アドレスバス１２セレクト
に切り換える。

次に、先行アドレスバス１１上のアドレスをインクリメ
ントする。このようにして、先行アドレスバス１１から
現行アドレスバス１２への切り換えはなめらかに行なわ
れる。

以上のタイミングを、第４図を用いて説明する。

第４図は、本実施例のタイムチャートである。また、各
アドレスの関係を第５図に示す。

アドレス１５がＡ３の時、現行アドレスバス１２には該
Ａ３のメモリアドレス部１のＲＡＯが、先行アドレスバ
ス１１には該ＲＡＯより１だけ大きいアドレスＲＡ４が
供給されている。さらにこの時のバンクセレクト部２は
１１１１　ＩＩなので、バンクセレクトデコーダ５によ
り、バッファゲートコントロール信号４０６のみがセレ
クトされ、また、先行アドレスセレクト信号発生器４に
より。

先行アドレスセレクト信号１０５，２０５．３０５は、
先行アドレスバス１１をセレクトしている。

メモリバンク１０２に関しては、アドレス１５が、ＡＯ
からＡ１に切り換わった時にメモリアクセスアドレス１
０７が、先行アドレスＲＡ４となり、先行メモリアクセ
スが開始されている。以下、メモリバンク２０２．同３
０２に関しても同様である。ここでメモリバンク４０２
が、データ線４０８にデータＤ３を送出し、さらにバッ
ファゲートコントロール信号４０６により開かれたバッ
ファゲート４０３がデータＤ３をデータバス１４に送出
しているで、データ処理装置は該データを読み取り終え
ると次のデータを要求し、アドレス１５をＡ３からＡ４
に切り換える。これにより現行アドレスバス１２にはＡ
４のメモリアドレス部１のＲＡ４となる。ＲＡ４は前の
メモリアドレスＲＡＯよりも１だけ大きいメモリアドレ
スである。この時からＲＡ４は現行アドレスバス１２に
送出され、メモリバンク４０２のアクセスが開始される
。さらにＡ４のバンクセレクト部２は１“００″なので
、バンクセレクトデコーダ５により、バッファゲートコ
ントロール信号１０６のみが、セレクトされ、また、先
行アドレスセレクト信号発生器４により。

先行アドレスセレクト信号１０５，２０５，３０５は現
行アドレスバス１２セレクトに切り換わる。

この時には、メモリバンク１０２は、先行アドレスバス
１１のＲＡ４により、すでにアクセスされているので、
データＤ４を、データ線１０８に送出する。さらにバッ
ファゲートコントロール信号１０６により、バッファゲ
ート４０３が開くので。

データＤ４がデータバス１４に送出される。この後、先
行アドレスバス１１は、ＲＡ４よりも１だけ大きい先行
アドレスＲＡＳを供給する。

これによってメモリバンクの最終段から初段への切り換
えは１通常のメモリバンクの切り換えと同様のタイミン
グとなる。

このタイミングを、第６図の従来例のタイミングと比較
してみる。従来例では、四つのメモリバンクからのデー
タを全て読み終えてから、次のアドレスを全メモリバン
クに供給するため、データＤ３からデータＤ４までの間
にメモリアクセスウェイト時間が存在している。

次に、ジャンプ命令実行時等の不連続アドレスアクセス
を説明する。

この場合、連続アドレス判定器３０とパルス延長器２１
とはメモリバンクの段と無関係にメモリウェイト信号２
７を生成する。これによりバンクセレクトデコーダ５は
、全バッファゲートをメモリウェイト時間だけ閉じる。

その他の動作は連続アドレスアクセス時と同じであるた
め、ジャンプ命令実行後、新アドレスによりメモリバン
クがアクセスされデータがデータ線に送出される。この
タイミングでメモリウェイト信号２７が無効となり、バ
ンクセレクトデコーダ５はバッファゲートを開くため、
データがデータバス１４に送出され、データを読み出す
ことができる。これにより本実施例は、ジャンプ命令を
含むプログラムをストアし実行する記憶装置として使用
することができる。

このように、不連続アドレスによりアクセスされた場合
は、通常の記憶装置と同様のタイミングで動作し、連続
アドレスによりアクセスされた場合は、メモリバンクの
最終段から初段への切り換えタイミングも含め全て、通
常のメモリバンクの切り換えタイミングのみで動作する
。

本実施例によれば、連続したアドレスによりアクセスさ
れた場合には、メモリウェイト時間なしに、データを読
み出すことが可能になる。

以下、本実施例での連続アドレスアクセスの場合の効率
を試算する。

通常のメモリアクセスウェイト時間を３００ｎｓ、デー
タ処理装置のデータ読出サイクル時間を１００ｎｓとす
ると、従来方式では、データを四個読み出した後、全メ
モリバンクのアクセスが発生するので、初段メモリバン
クアクセスから次回の同バンクアクセスまでは、１００
ｘ４＋３００＝７００　（ｎｓ）となる１本実施例では
、データを四個読み出した後、すぐに次のデータが読み
出せるため、先述のサイクルタイムは、１００Ｘ４＝４
００　（ｎｓ）となる。

よって、４０％の効率の向上となる。

〔発明の効果〕

本発明によれば、メモリバンクの最終段から初段への切
り換え時のメモリアクセスウェイト時間が不要となるの
で、データ高連続読出しが可能となる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の記憶装置のブロック図、第
２図は第１図内の先行アドレスセレクト信号発生器の機
能説明図、第３図は第１図のバンクセレクトデコーダの
機能説明図、第４図は第１図のタイムチャート、第５図
はアドレス構成図、第６図は、従来例のタイムチャート
、第７図は連’Ｊｊ！１７ｃ４王） ！り 第　２　カ 纂３０ ラインち朱鱈　　　ンテｇ　　　　　　　　　　タイム
＋ヤード　　　　　１４　卒　戸］第５凹 ｐＡＩＩ＝　ＲＡＯ＋１ ｐＡ１３　＝　１２Ａ’ｆ　”　１ 革６１２］ 冨７目

Claims (1)

1. 【特許請求の範囲】 １、データ処理装置と、前記データ処理装置よりアクセ
   スされる複数のバンクより成る記憶装置において、 前記データ処理装置より出力される現行アドレスより１
   だけ大きい先行アドレスを送出するアドレスインクリメ
   ンタと、前記現行アドレス、又は前記先行アドレスのい
   ずれか一方を選択させるための信号を発生する先行アド
   レスセレクト信号発生器と、前記先行アドレスセレクト
   信号発生器からの信号により前記現行アドレス又は前記
   先行アドレスを切換えて各々のメモリバンクにアドレス
   を供給するアドレスセレクタと、前記データ処理装置が
   送出するメモリアドレスが、連続アドレスかどうかを判
   定する連続アドレス判定器と、アドレスが不連続時の判
   定信号によりメモリウェイト時間を生成するパルス延長
   器と、前記パルス延長器が発する信号が出ている間はバ
   ンク選択を停止するバンクセレクタとからなることを特
   徴とするインターリーブ方式の記憶装置。