JPS61148550A

JPS61148550A - メモリ装置

Info

Publication number: JPS61148550A
Application number: JP27158584A
Authority: JP
Inventors: Satoshi Miyagawa; 智宮川
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1984-12-22
Filing date: 1984-12-22
Publication date: 1986-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野この発明はメモリ装置に関し、特に、複数のメモリを順
次選択し、選択したメモリをアクセスするようないわゆ
るバンク切換機能を有するようなメモリ装置の改良に関
する。

発明の概要この発明は複数のメモリのうちの優先順位の高いメモリ
の予め定める範囲内のアドレスを順次指定し、その範囲
内のアドレスを油室した優は、次に優先順位の高いメモ
リを選択し、そのメモリの予め定める範囲内の先頭アド
レスから順次アクセスする。

従来の技術従来より、ＣＰＵとメモリとを含む電子機器において、
ＣＰＵからメモリのアドレス番地を順次指定してアクセ
スすることが行なわれている。しかし、ＣＰＵが直接ア
クセスできるメモリ容量は限られており、そのメモリ容
量を越えるような大容量メモリを有す６装置においては
、バンク切換方式が採用されている。このバンク切換方
式は、複数のメモリを設け、ＣＰＵが切換回路を１ＩＩ
ｌｊ御し、複数のメモリのうちのいずれかを選択し、選
択したメモリをＣＰＵがアクセスするものである。

発明が解決しようとする問題点上述のバンク切換方式においては、ＣＰＵがバンク相互
のメモリを頻繁にアクセスするときには、ＣＰＵがバン
ク切換制御するための処理に必要以上に時間を要し、処
理速度が低下するという欠点があった。

それゆえに、この発明の主たる目的は、ＣＰＵの処理速
度低下を招くことなく、大容量メモリを選択してアクセ
スできるようなメモリ装置を提供することである。

問題点を解決するための手段この発明はそれぞれが共通のアドレス番地を有していて
、優先順位が予め定められた複数のメモリと、初期状態
において、各メモリの予め定める範囲内のアドレス番地
のうちの先頭アドレス番地を設定するための先頭アドレ
ス設定手段と、各メモリの先頭アドレス番地から予め定
めるアドレス番地まで順次アドレス指定するためのアド
レス指定手段と、優先順位の高いメモリの先頭アドレス
番地から予め定めるアドレス番地まで順次アドレス指定
されたとき、次に優先順位の高いメモリを選択するため
のメモリ選択手段とから構成される。

作用この発明では、優先順位の高いメモリの設定された先頭
アドレス番地から順次アドレス指定し、予め定めるアド
レス番地までアドレス指定されたとき、次に優先順位の
高いメモリを選択し、そのメモリの設定された先頭アド
レス番地から予め定めるアドレス番地まで順次アドレス
指定し、そのアドレス番地までアドレス指定を終えると
、次に優先順位の高いメモリを選択して、同様にしてア
クセスする。したがって、ＣＰＵからの切換指令による
ことなく、各メモリを選択できるため、ＣＰＵによる切
換処理を不要にでき、その分だけＣＰｔＪの処理速度を
高めることができる。

実施例第１図はこの発明の一実施例の概略ブロック図であり、
第２図はメモリのアドレスを説明するための図であり、
第３図は第１図に示したバンク切換回路のブロック図で
ある。

まず、第１図ないし第３図を参照して、この発明の一実
施例の構成について説明する。この実施例では、複数の
メモリとして、バンクメモリ１ないし３が設けられる。

これらのバンクメモリ１ないし３は第２図に示すように
、それぞれｏｏｏ。

８ないしＯＦ　Ｆ　Ｆｌｌの共通のアドレス番地を有し
ている。ここでＨは１６進を示している。これらのパン
クメモリコないし３はバンク切換回路６によって選択さ
れる。なお、バンクメモリ１ないし３には、優先順位が
定められていて、バンクメモリ１が最も高い優先順位を
有しており、以下バンクメモリ２，３の順に優先順位が
定められている。

一方、共通メモリ４は第２図に示すように、９０００Ｈ
ないしＦ　Ｆ　Ｆ　ＦＮのアドレス番地を有し、Ｉｌｏ
は８０００１Ｌないし８ＦＦＦＨのアドレス番地を有し
ている。そして、バンクメモリ１ないし３のいずれかと
、共通メモリ４と、ＩｌｏはＣＰＵ７かう与えられるア
ドレス信号をデコードするデコーダ８からのデコード信
号に基づいて選択される。そして、バンク切換回路６は
デコーダ８からのデコード信号を受けて、バンクメモリ
１ないし３のいずれかを選択し、選択したバンクメモリ
にＣＰＵ７かうのアドレス信号を与える。

このパン・り切換回路６は第３図に示すように、デコー
ダ６１とシフトレジスタ６２とＡＮＤゲート６３ないし
６５とから構成される。デコーダ６１にはＣＰｔＪ７の
アドレスバスが接続される。デコーダ６１はＣＰＵ７か
らのアドレス信号がバンクメモリ１ないし３の最終アド
レス番地７ＦＦＦＨになったとき、デコード信号を出力
する。シフトレジ、スタ６２は３ピツトであって、初期
状態においてはリセット信号によりｒｌｏｏＪがロード
される。そして、デコーダ６１からのデコード信号がシ
フトレジスタ６２に入力されると、１ピツト右シフトす
る。シフトレジスタ６２のＱｏ、Ｑ１およびＱ２のそれ
ぞれの出力信号はＡＮＤゲート６３ないし６５のそれぞ
れの一方入力端に与えられる。各ＡＮＤゲート６３ない
し６５の他方入力端には、第１図に示したデコーダ８か
らデコード信号が与えられる。そして、ＡＮＤゲート６
３ないし６５はシフトレジスタ６２からの出力に従って
、順次バンクメモリコないし３のいずれかを選択するた
めの選択信号を各バンクメモリ１ないし３に与える。

第４図はこの発明の一実施例の具体的な動作を説明する
ためのフロー図である。

次に、第１図ないし第４図を参照して、この発明の一実
施例の具体的な動作について説明する。

初期状態において、シフトレジスタ６２にリセット信号
が与えられると、ｒｌｏｏＪがシフトレジスタ６２にロ
ードされ、そのｒｌｏｏＪが出力される。ＣＰＵ７がア
ドレス信号を出力すると、デコーダ８はそのアドレス信
号をデコードして、バンク切換回路６のＡＮＤゲート６
３ないし６５に与える。このとき、ＡＮＤゲー６３には
シフトレジスタ６２から論理ｒｌＪの信号が与えられて
いるため、このＡＮＤゲート６３のゲートが開かれる。

その結果、最も優先順位の高いバンクメモリ１の選択信
号がバンクメモリ１に与えられる。そして、バンクメモ
リ１はＣＰＬＪ７から出力されるアドレス信号に基づい
て、００００に番地がアドレス指定され、ＣＰＵ７によ
ってアクセスされる。

続いて、アドレス信号によって０００１８番地・・・７
ＦＦＥｓ番地が順次アドレス指定され、アクセスされる
。さらに、ＣＰＬＩ７から７ＦＦＦＮ番地のアドレス信
号が出力されると、バンク切換回路６のデコーダ６１は
そのデコード信号をシフトレジスタ６２に与える。その
結果、シフトレジスタ６２は１ピツト右シフトされ、そ
の出力Ｑ、ないしＱ２がｒｏｌ　０Ｊになる。すると、
今度はＡＮＤゲート６４が開かれ、バンクメモリ２の選
択信号がバンクメモリ２に与えられる。それによって、
バンクメモリ２が能動化される。そして、前述の説明と
同様にして、ＣＰＵ７からのアドレス信号に基づいて、
００００Ｈ番地ないし７　Ｆ　Ｆ　ＦＮ番地がアドレス
指定され、ＣＰＵ７によってアクセスされる。

このとき、デコーダ６１は７ＦＦＦＭ番地のアドレス信
号をデコードし、シフトレジスタ６２を１ピツト右シフ
トする。その結果、シフトレジスタ６２の出力Ｑ。ない
しＱ２はｒｏｏｌＪになる。

、その結果、今度はＡＮＤゲート６５のゲートが開かれ
、バンクメモリ３の選択信号がバンクメモリ３に与えら
れる。それによって、バンクメモリ３が能動化される。

以下、同様にして、バンクメモリ３のＯＯ００１１番地
ないし７’ＦＦＦｓ番地のアドレスが指定され、ＣＰＵ
　７によってメモリアクセスされる。

なお、共通メモリ４をアドレス指定するときには、ＣＰ
Ｕ　７は９０００１１ないしＦ　Ｆ　Ｆ　Ｆｓ番地のア
ドレス信号を出力し、Ｉｌｏをアドレス指定するときに
は、８０００＋ないし８　Ｆ　Ｆ　Ｆ　ＦＨのアドレス
信号を出力する。すると、デコーダ８は各アドレス信号
に基づいて、共通メモリ４またはｌ１０５を選択する。

上述のごとく、この実施例によれば、バンク切換回路６
がＣＰＵ７からのアドレス信号に基づいて、バンクメモ
リ１ないし３のいずれかを選択するようにしているので
、ＣＰＵ７はアドレス信号を出力するだけですみ、バン
クメモリ１ないし３を切換えるための処理を不要にする
ことができ、その分だけＣＰＬＩ７の負担を軽減するこ
とができる。

なお、上述の説明では、−バンクメモリ１ないし３の０
０００ｓ番地を先頭アドレスとし、７ＦＦＦＦＮを最終
アドレスとして固定的に定めたが、これらの先頭番地あ
るいは最終番地は可変するようにしてもよい。その場合
には、第３図に示したデコーダ６１に代えてディジタル
コンパレータを設け、先頭アドレスまたは最終アドレス
を可変的に設定してディジタルコンパレータに与えるよ
うにすればよい。また、各バンクメモリ１ないし３の最
終アドレスを異ならせるようにしても、各バンクメモリ
ごとに最終アドレスを検知するようにすれば、この発明
を適用することも可能である。

発明の効果以上のように、この発明によれば、先頭アドレス設定手
段によって設定された優先順位の高いメモリの先頭アド
レス番地から予め定めるアドレス番地まで順次アドレス
指定し、予め定めるアドレス番地が指定されたとき、次
に優先順位の高いメモリをメモリ選択手段によって選択
するようにしたので、ＣＰＵによる複数のメモリの切換
のための処理を不要にでき、ＣＰＵの負担を軽減できる
。

そのために、ＣＰＵが他の処理をするための処理速度を
高めることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロック図である。第２図はメモリのアドレスを説明するための図である。第３図は第１図に示したパン°り切換回路のブロック図
である。第４図はこの発明の一実施例の具体的な動作を
説明するための図である。図において、１ないし３はバンクメモリ、４は共通メモ
リ、５はＩｌｏ、６はバンク切換回路、７はＣＰＵ、８
はデコーダ、６１はデコーダ、６２はシフトレジスタ、
６３ないし６５はＡＮＤゲートを示す。（ばか２名）第３　図第４　図

Claims

【特許請求の範囲】それぞれが共通のアドレス番地を有しかつ優先順位の定
められた複数のメモリ、初期状態において、前記複数のメモリの予め定める範囲
のアドレス番地のうちの先頭アドレス番地を設定するた
めの先頭アドレス設定手段、前記先頭アドレス設定手段
によって設定された前記複数のメモリのうちの優先順位
の高いメモリの先頭アドレス番地から予め定めるアドレ
ス番地まで順次アドレス指定するためのアドレス指定手
段、および前記先頭アドレス設定手段によって設定された前記優先
順位の高いメモリの先頭アドレス番地から前記アドレス
指定手段によって前記予め定めるアドレス番地まで順次
アドレス指定されたとき、前記複数のメモリのうちの次
に優先順位の高いメモリを選択するためのメモリ選択手
段を備えた、メモリ装置。