JPS622643Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はプログラマブルオツシロスコープ等、
記憶装置内に記憶させた情報を所定範囲にわたつ
て順次読出してシーケンシヤルに制御対象を制御
するシーケンス制御装置に関する。

上記した如きシーケンス制御装置において、従
来においては記憶装置のアドレス範囲中の所定区
分を設定するために一対のデジタルスイツチ等を
用い、前記所定区分の上限アドレス値および下限
アドレス値にそれぞれ設定し、設定された前記所
定区分の範囲にわたつて順次、記憶装置のアドレ
スを指定して記憶内容を読出し、読出した記憶内
容に従つて制御対象を順次制御する。

しかし上記した如き従来のシーケンス制御装置
によるときは、たとえばシーケンス制御対象の工
程が変る等の事情により前記所定区分を変更する
場合、操作者は記憶装置内の記憶内容を充分知つ
ていなければ変更された工程等に合せて前記所定
区分を変更することができない欠点があつた。

また従来のシーケンス制御装置によるときは前
記所定範囲を設定するデジタルスイツチ等の設定
変更が容易でない場合もある問題点があつた。

本考案は上記にかんがみなされたもので、上記
の欠点および問題点を解消したシーケンス制御装
置を提供することを目的とするものである。

この目的は本考案によれば前記所定区分を設定
する設定器を複数対設け、複数対の設定器からマ
ルチプレクサにより所定の一対を選択するように
したことにより達成され、予め複数対の設定器を
たとえば変更が予定される工程に対応して設定し
ておき、選択された工程に対して、対応する設定
器対を選択することにより容易に工程変更等に対
応することができるものである。

以下、本考案を実施例により説明する。

図は本考案の一実施例の要部を示すブロツク図
である。

図において１は制御対象を制御するための情報
を記憶させてある記憶装置である。２は記憶装置
１のアドレスを指定するアドレスカウンタであ
り、３はアドレスカウンタ２をインクレメントす
るアツプパルスＡを与えるアンドゲートであり、
４はアドレスカウンタ２をデクレメントするダウ
ンパルスＢを与えるアンドゲートである。

一方、５，６，７および８は記憶装置のアドレ
ス範囲中を複数に区分するためのレジスタであつ
て、レジスタ５は第１の区分の上限（アドレス値
の大きい方を上限と呼ぶ）を設定するレジスタ、
レジスタ６は第２の区分の上限を設定するレジス
タ、レジスタ７は第１の区分の下限（アドレス値
の小さい方を下限と呼ぶ）を設定するレジスタ、
レジスタ８は第２の区分の下限を設定するレジス
タである。レジスタ５および６の出力はマルチプ
レクサ９により、レジスタ７および８の出力はマ
ルチプレクサ９と同期して入力を切替えるマルチ
プレクサ１０により切替えるように構成する。な
おＣはマルチプレクサ９および１０に印加してマ
ルチプレクサ９および１０の入力を切替えさせる
ための切替信号である。

１１は比較器であつて、アドレスカウンタ２、
マルチプレクサ９，１０の出力を入力し、マルチ
プレクサ９の出力とアドレスカウンタ２の出力と
が一致したとき低レベル出力Ｄを、マルチプレク
サ１０の出力とアドレスカウンタ２の出力とが一
致したとき低レベル出力Ｅを出力する。

比較器１１の出力Ｄはアンドゲート３の一方の
入力としてアンドゲート３に、出力Ｅはアンドゲ
ート４の一方の入力としてアンドゲート４に印加
し、アドレスカウンタ２へのアツプパルスＡ、ダ
ウンパルスＢの印加を制御する。一方、比較器１
１の出力Ｄはインバータ１２により反転してアン
ドゲート１４に印加する。またアツプパルスＡお
よびダウンパルスＢはオアゲート１３に印加し、
オアゲート１３の出力はアンドゲート１４に印加
する。またアンドゲート１４の出力はロードパル
スＦとしてアドレスカウンタ２に印加して、アン
ドゲート１４からのロードパルスＦによりマルチ
プレクサ１０の出力をアドレスカウンタ２にプリ
セツトするように構成する。

以上の如く構成した本実施例において、いま仮
に切替信号Ｃを高レベルにしたとき、マルチプレ
クサ９および１０は第１の区分すなわちレジスタ
５および７の出力を選択し、低レベルにしたと
き、マルチプレクサ９および１０は第２の区分す
なわちレジスタ６および８の出力を選択するもの
とする。

第１の区分の範囲に記憶されてある記憶装置の
記憶情報により順次制御対象を制御する場合につ
いて説明すれば、切替信号Ｃを高レベルにして第
１の区分を選択する。いまアドレスカウンタ２に
より指定される記憶装置１のアドレスが、レジス
タ５および７にて指定される第１の区分内にある
ものとする。

いまアツプパルスＡを印加すれば、アドレスカ
ウンタ２はアツプパルスＡによりその出力は順次
＋１され、記憶装置１のアドレス値を順次指定す
る。一方記憶装置１にはアツプパルスＡと同期し
て読出し信号が印加されて記憶装置１の記憶内容
が順次読出される。ついでアドレスカウンタ２の
出力すなわちカウント値が上限レジスタ５の設定
値と一致したときは、比較器１１は低レベル出力
Ｄを発生する。この出力Ｄによりアンドゲート３
のゲートは閉となり、アツプパルスＡのアドレス
カウンタ２への印加は止む。一方、出力Ｄはイン
バータ１２により反転されて、アンドゲート１４
はそのゲートを開き、オアゲート１３を通つたア
ツプパルスＡがアドレスカウンタ２にロードパル
スＦとして印加されマルチプレツクス１０にて選
択されている下限レジスタ７に設定してあるアド
レス値が初期値としてアドレスカウンタ２にプリ
セツトされる。初期値として他のアドレス値をプ
リセツトするようにしてもよい。

ついで引続いてアドレスカウンタ２にアツプパ
ルスＡを加えれば記憶装置１のアドレスは前記し
たプリセツトされた第１の区分の下限値から上限
値にまで順次１ステツプづつ増加して行くことに
なる。またこの場合において、アドレスカウンタ
２の出力がレジスタ５の置数と一致したときは、
比較器１１は出力Ｄを発し、アンドゲート３はそ
のゲートを閉じ、アツプパルスＡのアドレスカウ
ンタ２への印加は禁止され、アドレスカウンタ２
の出力の変化は止む。

また、アドレスカウンタ２により指定される記
憶装置１のアドレスが、レジスタ５および７にて
指定される第１の区分内にあるものとする。この
状態でダウンパルスＢを印加すれば、アドレスカ
ウンタ２はダウンパルスＢによりその出力は順次
−１され、記憶装置１のアドレス値を順次指定す
る。一方、記憶装置１にはダウンパルスＢと同期
して読出し信号が印加されて記憶装置１の記憶内
容が順次読出される。ついでアドレスカウンタ２
のカウント値が下限レジスタ７の設定値と一致し
たときは、比較器１１は出力Ｅを発生する。従つ
てアンドゲート４はそのゲートを閉じ、ダウンパ
ルスＢのアドレスカウンタ２への印加を禁止す
る。このためアドレスカウンタ２のカウント値の
変化は停止し、記憶装置１のアドレスの変化は停
止する。

つぎに、たとえば工程が変つて、第２の区分を
選択して制御対象を第２の区分内の記憶内容によ
つて順次制御するときは、切替信号Ｃを低レベル
にすることにより第２の区分の上限アドレス値が
設定してあるレジスタ６および下限アドレス値が
設定してあるレジスタ８が、レジスタ５および７
に代つて選択されることになる。この場合の作用
も上記した場合と同様である。

従つて第１および第２の区分の切替は容易であ
り、変更された工程に対応する区分の上限アドレ
ス値および下限アドレス値を予め設定しておくこ
とができて、操作者が記憶装置１の記憶内容を憶
えておく必要もない。また、上限アドレス値およ
び下限アドレス値の変更もレジスタ５〜８の置数
を変更設定することにより容易に行なうことがで
きる。

また、第１の区分の一部が第２の区分の一部ま
たは全部と重複してもよい。

なお以上の実施例においては記憶装置１のアド
レス範囲を２つの区分に分割した場合を例に説明
したが、２以上の区分に分割する場合にも容易に
拡脹することができる。

以上説明した如く本考案によれば、記憶装置内
に記憶させた情報を所定範囲にわたつて順次読出
してシーケンシヤルに制御対象を制御するシーケ
ンス制御装置において、記憶装置のアドレス範囲
を複数の区分に分け、必要に応じて１の区分を選
択することができるため、操作者は記憶装置内の
記憶内容を充分知つておく必要もなくなり、操作
性が向上する。また前記各区分の上限アドレス値
および下限アドレス値を設定変更することも容易
である。

【図面の簡単な説明】

図は本考案の一実施例の要部を示すブロツク図
である。 １……記憶装置、２……アドレスカウンタ、
５，６，７および８……レジスタ、９および１０
……マルチプレクサ、１１……比較器。

Claims (1)

【実用新案登録請求の範囲】
1. 記憶装置内に記憶してある情報を所定範囲にわ
   たつて順次読出して、読出した情報に従つて順次
   制御対象を制御するシーケンス制御装置におい
   て、アツプパルスまたはダウンパルスの何れか一
   方のパルスが入力され、入力されたパルスに伴つ
   て出力が順次＋１または−１され、かつ前記記憶
   装置にアドレスを指定するアドレス指定手段と、
   前記記憶装置のアドレス範囲を複数区分に区分す
   る複数対のレジスタと、前記複数対のレジスタ中
   から１対のレジスタを選択する選択手段と、前記
   選択手段により選択された１対のレジスタの置数
   と前記アドレス指定手段の出力とを比較し前記１
   対のレジスタの何れか一方の置数に前記アドレス
   指定手段の出力が一致したときに、その時点で入
   力されているアツプパルスまたはダウンパルスに
   対してゲートを閉じて前記アドレス指定手段の出
   力を変化させることを禁止する禁止手段とを備え
   てなることを特徴とするシーケンス制御装置。