JPH0389619A - 波形信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アップダウンカウンタを使用した波形信号発
生回路に関するものである。

［従来の技術］ 従来の波形信号発生回路は、第７図に示すように、クロ
ック信号発生回路１と、アップダウンカウンタ２と、Ｄ
／Ａ変換器３との組み合せから成る。この回路によれば
、クロック信号の計数に対応したディジタル波形信号が
アップダウンカウンタ２から得られ、Ｄ／Ａ変換器３か
らはアナログ波形信号が得られる。

ところで、波形の周期（周波数）を一定に保って、アッ
プカウント動作期間Ｔａとダウンカウント動作期間Ｔｂ
との割合を変えた複数種の波形が要求されることがある
。この種の要求に応えるために第８図に示すようにクロ
ック信号発生回路１とアップダウンカウンタ２との間に
クロック切換回路４を設ける方式が知られている。この
方式のクロック切換回路４は、クロック信号発生回路１
に接続された１７１０分周用の１０進カウンタ５と、同
様にクロック信号発生回路１に接続された１７４分周及
び１７１６分周用の１６進カウンタ６と、これ等の出力
を選択するためのクロック信°号選択回路７とから成る
。波形信号の周期Ｔａ　＋’ｒｂに対するアップカウン
ト動作期間Ｔａの割合をデユーティと定義し、デユーテ
ィ２０％の波形信号を第８図の回路で得る場合には、ク
ロック信号選択回路７をアップダウンカウンタ２から得
られるアップダウン（Ｕ／Ｄ）信号で制御する。クロッ
ク信号選択回路７は、アップダウンカウンタ２から得ら
れるアップダウン（Ｕ／Ｄ）信号に応答して、アップカ
ウント動作中に１７４分周出力をアップダウンカウンタ
２に与え、ダウンカウント動作中に１／１６分周出力を
アップダウンカウンタ２に与える。

これにより、アップダウンカウンタ２からデユーティ２
０％の波形信号が得られる。

一方、デユーティ５０％の波形信号を得る時には、これ
を示す信号を５０％動作指示ライン８からクロック信号
選択回路７に与え、１０進カウンタ５の出力をアップダ
ウンカウンタ２に送る。この時には、アップカウント動
作期間Ｔａとダウンカウント動作期間Ｔｂの両方で同一
の１７１０分周信号がアップダウンカウンタ２に与えら
れる。

［発明が解決しようとする課題］ ところで、第８図の方式では、回路構成が複雑であるに
も拘らず２種類のデユーティを得ることができるのみで
あり、多くのデユーティを得ることができない。

そこで、本発明の目的は、デユーティは異なるが、周期
（周波数）は同一の複数の波形信号を容易に得ることが
できる波形信号発生回路を提供することにある。

［課題を解決するための手段］ 上記目的を達成するための本発明は、アップダウンカウ
ンタ入力パルス発生回路と、このアップダウンカウンタ
入力パルス発生回路から発生したパルスを所定数だけア
ップカウントした後に所定数だけダウンカウントして波
形信号を発生するアップダウンカウンタとから成る波形
信号発生回路において、前記アップダウンカウンタ入力
パルス発生回路が、クロックパルス発生回路と、前記ク
ロックパルス発生回路から得られたクロックパルスを計
数するカウンタと、前記アップダウンカウンタから得ら
れる前記波形信号の周期に対するアップカウント動作期
間の割合（デユーティ）を示すデユーティ指示信号を発
生するデユーティ指示信号発生回路と、前記アップダウ
ンカウンタに内蔵されているか又は独立に設けられてい
るものであって、前記アップダウンカウンタのアップカ
ウント動作とダウンカウント動作とを区別するアップダ
ウン信号を発生するアップダウン信号発生手段と、前記
デユーティ指示信号と前記アップダウン信号とに基づい
てアドレス指定され、所望の波形信号を得るためのメモ
リ内容を出力するものであり、前記メモリ内容として、
前記アップダウン信号のアップカウント動作を示す信号
と前記デユーティ指示信号の複数段階の値とに対応して
複数段階のアップカウント動作用デユーティ指示値が書
き込まれており、且つ前記アップダウン信号のダウンカ
ウント動作を示す信号と前記デユーティ指示信号の複数
段階の値とに対応して１００％のデユーティを示す１０
０デユーテイ値から前記アップカウント動作用デユーテ
ィ指示値を引いた値から戒るダウンカウント動作用デユ
ーティ指示値が書き込まれているメモリと、前記カウン
タの出力値と前記メモリから読み出されたアップカウン
ト動作用及びダウンカウント動作用デユーティ指示値と
を比較し、両者が一致した時に前記カウンタをクリアす
る比較器と、前記カウンタのクリアに同期して前記カウ
ンタから得られる特定の値又は前記比較器の一致出力を
前記アップダウンカウンタのカウント入力として与える
アップダウンカウンタ入力手段とから成ることを特徴と
する波形信号発生回路に係わるものである。

［作　用］ 上記発明によれば、カウンタのクリア時点を変えること
によってアップダウンカウンタの入力パルスの周期を変
えることができる。メモリには、あるデユーティ指示信
号に対応して２種類の値（データ）が書き込まれている
。即ち、あるデユーティ指示信号とアップカウント動作
を示す信号とに対応して目標とするデユーティを示す値
（アップ用データ）が書き込まれ、またあるデユーティ
指示信号とダウンカウント動作を示す信号とに対応して
デユーティ１００％から目標デユーティ値を引いた値を
示す値（ダウン用データ）が書き込まれている。メモリ
はアップカウント動作期間にアップ用データを出力し、
ダウン動作期間にダウン用データを出力する。比較器は
カウンタの出力とメモリ出力とを比較し、両信号が一致
した時に一致出力を発生する。アップ用データとダウン
用データとの値が異なる時には、比較器から得られる一
致出力パルスの周期も異なる。アップ用データとダウン
用データとの和が常に一定になるので、デユーティ指示
信号を変えてもアップダウンカウンタから得られる波形
信号の周期は変化しない。

［実施例］ 次に、第１図〜第６図を参照して本発明の一実施例に係
わる波形信号発生回路を説明する。

この波形信号発生回路は、第１図に示すように、アップ
ダウンカウンタ入力パルス発生回路１１と、アップダウ
ンカウンタ１２と、Ｄ／Ａ変換器１３とから成る。アッ
プダウンカウンタ１２は、Ｎカウント（この実施例では
５００カウント）までアップカウントした後に、Ｎカウ
ント（５００カウント）までダウンカウントすることを
繰返すものである。また、アップダウンカウンタ１２は
、アップカウント動作期間Ｔａとダウンカウント動作期
間Ｔｂとを示すアップダウン（Ｕ／Ｄ＞信号発生回路を
内蔵し、ライン１４にこれを出力する。

アップダウンカウンタ入力パルス発生回路１１は、クロ
ックパルス発生回路１５と、カウンタ１６と、デユーテ
ィ指示信号発生回路１７と、ＲＯＭ（リード・オンリー
・メモリ）１８と、ディジタル比較器１９と、アップダ
ウンカウンタ１２の入力手段としてのゲート回路２０と
から成る。クロックパルス発生回路１５は、第３図、第
４図及び第５図の（Ａ）に示す一定周期Ｔのクロックパ
ルスを発生する。カウンタ１６の入力端子ａはクロック
パルス発生回路１５に接続されているので、カウンタ１
６は第３図〜第５図（Ａ＞のクロックパルスを計数して
出力端子すに第３図〜第５図（Ｂ）（Ｃ）（Ｄ）に示す
出力を発生する。　デユーティ指示信号発生回路１７は
、ＡＯ〜Ａ３から成る４ビツトの信号を第２図のＡ３　
、Ａ２　、Ａ１、ＡＯの欄に示すように発生する。この
デユーティ指示信号ＡＯ〜Ａ３は、第２図でＡ４で示す
アップダウン信号と共にＲ，０Ｍ１８のアドレス信号と
なる。

デユーティ指示信号発生口＃１１７とアップダウン信号
ライン１４とが接続されている。ＲＯＭは、アドレス信
号に対応した多数のアドレスを有し、各アドレスに第２
図のメモリ内容の欄に示されている内容に対応した値（
データ）が書き込まれている。なお、第２図のデユーテ
ィの欄には、デユーティ指示信号（ＡＯ−＝Ａ３　）で
指示したデユーティがパーセントで示されている。また
、第２図の中の×印は使用しないためにその内容が不明
であることを示す。

ところで、第２図のアドレス信号ＡＯ〜Ａ４とメモリ内
容との関係から明らかなように、アップカウント動作期
間ＴａであるためにビットＡ４が０の時には、デユーテ
ィ指示信号ＡＯ〜Ａ３が増大するに従って、メモリ内容
も１から９の間で増大している。一方、ダウンカウント
動作期間ＴｂのためにビットＡ４が１の時には、デユー
ティ指示信号ＡＯ〜Ａ３が増大するに従ってメモリ内容
が９から１の間で減少している。アップカウント動作期
間中のあるデユーティ指示信号に対応するメモリ内容と
、ダウンカウント動作期間中のあるデユーティ指示信号
に対応するメモリ内容との加算値は常に１０である。従
って、アップカウント動作期間中のあるデユーティ指示
信号に対応するメモリ内容は、アップ用デユーティデー
タであり、ダウンカウント動作期間中のあるデユーティ
指示信号に対応するメモリ内容は、１００％デユーティ
値からアップ用デユーティ値を引いた値に相当するダウ
ン用デユーティデータである。

比較器１９の一方の入力端子ｄはＲＯＭ１８の出力端子
に接続され、他方の入力端子ｅはカウンタ１６の出力端
子すに接続され、比較出力端子ｆはカウンタ１６のクリ
ア端子Ｃに接続されている。

ゲート回路２０の一方の入力端子はカウンタ１６の出力
端子すに接続され、他方の入力端子はクロックパルス発
生回路１５に接続され、出力端子はアップダウンカウン
タ１２のカウント入力端子に接続されている。

［動　作コ デユーティ指示信号発生回路１７からデユーティ指示信
号［Ａ３　、Ａ２　、ＡＩ　、ＡＯコとして［０１０１
］をＲＯＭ１８に与え、且つＲＯＭｌ８にアップダウン
信号Ａ４としてアップカウント動作を指示するＯが入力
しているとすれば、第２図の［００１０１］に対応する
アドレスに書き込まれているメモリ内容５が読み出され
る。このメモリ内容５は勿論ディジタル値で出力され、
比較器１９に入力する。カウンタ１６は第３図（Ａ）に
示すクロックパルスを計数し、第３図（Ｂ）（Ｃ）（Ｄ
）に示す出力を発生している。第３図のｔ１時点でカウ
ンタ１６の出力が１０進数の５に対応した値になると、
ＲＯＭ１８の出力とが一致するために、第３図（Ｅ）に
示す一致出力が比較器１９から発生し、カウンタ１６が
クリアされ、カウンタ１６の出力は零に戻り、再び計数
を開始する。ゲート回路２０はＯＲゲートであるので、
すべての入力が低レベルの時のみ低レベル出力を発生す
る。即ち、カウンタ１６の出力が零の期間中において第
３図（Ａ）のクロックパルスが低レベルになると、第３
図（Ｆ）のｔ２〜ｔ３期間に示すように低レベルの出力
パルスがゲート回路２０から得られる。これにより、第
３図（Ａ）のクロックパルスを１７５に分周した第３図
（Ｆ）の低周波数クロックパルスがアップダウンカウン
タ１２に与えられる。アップダウンカウンタ１２は５０
０カウントのアップカウント動作の後に５００カウント
のダウンカウント動作を行うことを繰返すように構成さ
れているので、第３図（Ｆ）に示す低周波数クロックで
５００カウントまでアップ動作し、第６図（Ａ）のアッ
プカウント動作期間Ｔａに示す波形信号が得られる。ア
ップダウンカウンタ１２が５００カウントした後にダウ
ンカウント動作に転換すると、ライン１４にダウンを示
す１が得られ、ＲＯＭ１８のアドレス指定は［１０１０
１］に変化し、第２図から明らかなようにメモリ内容５
が読み出される。このメモリ内容（ダウン用デユーティ
データ）は今迄のアップ用デユーティデータと同一値で
あるので、１１５に分周された低い周波数のクロックパ
ルスでアップダウンカウンタ１２が駆動され、第６図（
Ａ）のダウンカウント期間Ｔｂに示す波形信号を発生す
る。

第３図（Ａ）に示すクロックパルスの周期をＴとすれば
、第６図（Ａ）のアップカウント期間Ｔａは５ＴＸ　５
００であり、ダウンカウント期間Ｔｂも同様に５ＴＸ５
００であり、−周期は５０００Ｔとなる。

デユーティ指示信号［Ａ３　Ａ２　ＡＩ　ＡＯ］がデユ
ーティ３０％を指示する［００１１］に設定され、且つ
アップダウン信号がアップを示すＯの時には、ＲＯＭ１
８からメモリ内容３が出力され、第４図に示すようにカ
ウンタ１６が３カウントした４１時点で比較器１９から
第４図（Ｅ）に示すように一致出力が発生し、ｔ２〜ｔ
３で第４図（Ｆ）に示すように１７３に分周されたクロ
ックパルスがゲート回路２０から得られ、アップダウン
カウンタ１２にはこのクロックパルスで駆動され、アッ
プカウント動作期間Ｔａに第６図（Ｂ）に示す波形信号
を出力する。アップダウン信号がダウンカウントを示す
１になると、［Ａ４　Ａ３　Ａ２　ＡＩＡＯコ＝　［１
００１１］のアドレスからメモリ内容７が読み出され、
カウンタ１６が７カウントした時に比較器１９から第５
図（Ｂ）の４１時点に示す一致出力が発生し、カウンタ
１６がクリアされ、第５図（Ｆ）のｔ２〜ｔ３期間に１
７７分周パルスが発生し、アップダウンカウンタ１２の
入力となり、第６図（Ｂ）のダウンカウント動作期間Ｔ
ｂに示す波形信号が得られる。第６図（Ｂ）のアップカ
ウント動作期間Ｔａは３ＴＸ５００であり、ダウンカウ
ント動作期間は７ＴＸ　５　Ｑ　Ｑであり、合計時間（
−周期）は第６図（Ａ）と同一の５０００７である。

第２図で１０％間隔で設定された種々のデユーティが選
択されても、アップダウンカウンタ１２及びＤ／Ａ変換
器１３から得られる波形信号の周期は変化しない。

［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

（１）　　ＲＯＭ１８のメモリ内容をアップカウント動
作時に対応させて１〜９９、ダウンカウント動作時に対
応させて９９〜１のように１％間隔又は種々の間隔に設
定することもできる。

（２）　比較器１９から得られる第３図〜第５図（Ｅ）
に示す一致出力パルス、又はこのパルス幅拡大及び／又
は遅延パルスをアップダウンカウンタ１２の入力として
もよい。

（３）　この実施例ではアップダウン信号がアップダウ
ンカウンタ１２から得られるが、アップダウンカウンタ
１２に関係付けて独立のアップダウン信号発生回路を設
けてもよい。

（４）　波形信号の周期を変えるために、クロックパル
ス発生回路１５の出力クロックパルスの周期を変えるこ
とができるようにしてもよい。

［発明の効果］ 以上説明したように、本発明によればデユーティの値を
容易に変えることができ、且つデユーティの値の変化に
拘らず波形信号の周期を一定に保つことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の波形信号発生回路を示すブ
ロック図、 第２図は第１図のＲＯＭのアドレス入力と指示デユーテ
ィ値とメモリ内容との関係を示す図、第３図はデユーテ
ィを５０％とした場合の第１図のＡ〜Ｆ点の状態を示す
電圧波形図、第４図はデユーティ３０％の時のアップカ
ウント動作期間の第１図のＡ−Ｆ点の状態を示す波形図
、 第５図はデユーティ３０％の時のダウンカウント動作期
間の第１図のＡ〜Ｆ点の状態を示す電圧波形図、 第６図（Ａ）はデユーティ５０％の時の波形信号を説明
的に示す図、第６図（Ｂ）はデユーティ３０％の波形信
号を説明的に示す図、 第７図は従来の波形信号発生回路を示すブロック図、 第８図は従来の別の波形信号発生回路を示すブロック図
である。 １１・・・アップダウンカウンタ入力パルス発生回路、
１２・・・アップダウンカウンタ、１３・・・Ｄ／Ａ変
換器、１５・・・クロックパルス発生回路、１６・・・
カウンタ、１７・・・デユーティ指示信号発生回路、１
８・・・ＲＯＭ、１９・・・比較器、２０・・・ゲート
回路。 第２図 晴間 吋間

Claims (1)

1. 【特許請求の範囲】 アップダウンカウンタ入力パルス発生回路と、このアッ
   プダウンカウンタ入力パルス発生回路から発生したパル
   スを所定数だけアップカウントした後に所定数だけダウ
   ンカウントして波形信号を発生するアップダウンカウン
   タとから成る波形信号発生回路において、前記アップダ
   ウンカウンタ入力パルス発生回路が、 クロックパルス発生回路と、 前記クロックパルス発生回路から得られたクロックパル
   スを計数するカウンタと、 前記アップダウンカウンタから得られる前記波形信号の
   周期に対するアップカウント動作期間の割合（デューテ
   ィ）を示すデューティ指示信号を発生するデューティ指
   示信号発生回路と、 前記アップダウンカウンタに内蔵されているか又は独立
   に設けられているものであつて、前記アップダウンカウ
   ンタのアップカウント動作とダウンカウント動作とを区
   別するアップダウン信号を発生するアップダウン信号発
   生手段と、 前記デューティ指示信号と前記アップダウン信号とに基
   づいてアドレス指定され、所望の波形信号を得るための
   メモリ内容を出力するものであり、前記メモリ内容とし
   て、前記アップダウン信号のアップカウント動作を示す
   信号と前記デューティ指示信号の複数段階の値とに対応
   して複数段階のアップカウント動作用デューティ指示値
   が書き込まれており、且つ前記アップダウン信号のダウ
   ンカウント動作を示す信号と前記デューティ指示信号の
   複数段階の値とに対応して１００％のデューティを示す
   １００％デューティ値から前記アップカウント動作用デ
   ューティ指示値を引いた値から成るダウンカウント動作
   用デューティ指示値が書き込まれているメモリと、 前記カウンタの出力値と前記メモリから読み出されたア
   ップカウント動作用及びダウンカウント動作用デューテ
   ィ指示値とを比較し、両者が一致した時に前記カウンタ
   をクリアする比較器と、前記カウンタのクリアに同期し
   て前記カウンタから得られる特定の値又は前記比較器の
   一致出力を前記アップダウンカウンタのカウント入力と
   して与えるアップダウンカウンタ入力手段と から成ることを特徴とする波形信号発生回路。