SU1411769A1 - Устройство дл вычислени систем булевых функций - Google Patents
Устройство дл вычислени систем булевых функций Download PDFInfo
- Publication number
- SU1411769A1 SU1411769A1 SU864168934A SU4168934A SU1411769A1 SU 1411769 A1 SU1411769 A1 SU 1411769A1 SU 864168934 A SU864168934 A SU 864168934A SU 4168934 A SU4168934 A SU 4168934A SU 1411769 A1 SU1411769 A1 SU 1411769A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- register
- inputs
- control unit
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и - предназначено дл вычислени значений систем булевых функций на наборе двоичных переменных. Целью изобретени вл етс сокращение аппаратурных затрат за счет сокращени объема программной пам ти. Поставленна цель достигаетс тем, что устройство дл вычислени систем булевых функций содержит с первого по Ь-й входы 1 переменных, где b - число переменных вычисл емой системы булевых функций, блок 2 выборки, информационные входы 3 блока выборки, выход 4 блока выборки, накапливающий- сумматор 5, управл ющий вход 6 накапливающего сумматора, выход 7 накапливающего сумматора, блок 8 посто нной пам ти, выход 9 блока посто нной пам ти, регистр 10 команд, первый 11 и в горой 12 выходы регистра команд, блок 13 управлени ,вход 14 записи регистра команд, третий выход 15 регистра команд, регистр 16 сдвига, входы записи 17 и сдвига 18 регистра сдвига, четвертый выход 19 регистра команд, вход 20 запуска устройства , выход 21 признака конца вычислений системы булевых функций. 4 ил., 1 табл . € (Л
Description
11 t
мГ
Изобретение относитс к автоматике и вычислительной технике и предназначено дл вычислени систем булевых функций.
Цель изобретени - сокращение аппаратурных затрат.
На фиг.1 изображена схема устройства; на фиг.2 - схема блока выбоки; на фиг.З - схема алгоритма работ блока управлени ; на фиг.4 - схема вычислени системы булевых функций. Устройство содержит с первого по Ь-й входы переменных вычисл емой системы булевых функций, блок 2 выбор- ки, информационные входы 3 блока выборки , выход 4 блока выборки, накапливающий сумматор 5, управл ющий вхо 6 накапливающего сумматора, выход 7 накапливающего сумматора, блок 8 по- сто нной пам ти, выход 9 блока посто нной пам ти, регистр 10 команд, первый 11 и второй 12 выходы регистра команд, блок 13 управлени , вход 14 записи регистра команд, третий вы ход 15 регистра команд, регистр 16 сдвига, входы записи 17 и сдвига 18 регистра сдвига,четвертый выход 19 регистра команд, вход 20 запуска устройства , выход 21 признака конца вы- числений системы булевых функций.Бло 2 выборки содержит счетчик 22, узел 23 посто нной пам ти и мультиплексор 24.
На ;хеме работы блока управлени обозначены следующие микрооперации и признаки:. Р1 - содержимое разр да регистра 10 команд, соединенного с выходом 11; Р2 содержимое разр да ргистра 10 команд, соединенного с выходом 12; А1 - микроопераци установки в начальное состо ние блока 2, сумматора 5 и установка признака отсутстви результата на выходе 21; А2 - микроопераци записи содержимо- го блока 8 пам ти в регистр 10 команд; A3 - микроопераци выбора очередной обрабатываемой переменной и подачи ее на выход 4; А4 - микроопераци записи в регистр 16 сдвига; А5 - микроопераци суммировани текущего содержимого накапливающего сумматора и числа, указываемого на выходах 19 регистра 10 команд; А6 - микроопераци установки признака готовности результата на выходе 21; А7 - микроопераци записи информации в накапливающий сумматор 5; АЗ - микроопераци сдвига регистра 16 сдви
с
о 5 0 5 о
5
0
5
га; А9 - микроопераци увеличени на единицу содержимого накагшив,ающе- го сумматора.
Устройство работает следующим образом .
В исходном состо нии на входы 1 поданы значени входных переменных (например, от внешних регистров). Работа устройства начинаетс с подачи импульса запу.ка на вход 20, по которому блок управлени устанавливаетс в начальное состо ние, начина затем обработку алгоритма управлени . В соответствии со схемой алгоритма (4ЯГ.З) на соответствующие входы 3 и 6 подаютс сигналы начальной установки блоков 2 и 5, устанавливаетс признак отсутстви результата на выходе 21. Блок В пам ти используетс только в режиме считывани , поэтому через врем , необходимое дл установки значений на выходах 7 и 9, выдаетс сигнал записи в регистр 10 команд. Пара разр дов Р1 и Р2, соединенных с выходами 11 и 12,интерпре-. тируетс следуклдим образом:если Р1( Р2 0, то выполн етс обработка следующей переменной; если Р1 0, Р2 1, то выводитс промежуточный результат вычислени ; если Р1 1, Р2 О, то выполн етс безусловный переход; если Р1 1, Р2 1, то инициируетс останов устройства.
1 .
При обработке следующей переменной, в регистре 10 команд содержитс информаци дл формировани адреса условного перехода по значению следующей переменной (в разр дах, соединенных с выходами 19). Микроопераци A3, инициирует подачу на выходы 4 значени обрабатываемой переменной. В общем случае логические переменные могут быть многозначными, т.е. блок
2имеет в общем случае более одного выхода. По сним его работу. Счетчик 22 предназначен дл последовательного воспроизведени адресов -узла 23 пам ти (работающего только на считывание ) , содержимое соответствующих чеек которого равно номеру входов, которые с помощью мультиплексора 24 подключаютс на выходы 4.. При подаче управл ющего сигнала на счетный вход счетчика 22 (начальное состо ние установлено по второму управл ющему входу) после окончани переходных процессов в узле пам ти и мультиплексоре на выходах 4 устанавливаетс значение переменной.
Информаци с линий 4 и 19 микрооперацией А7 записываетс в накапливающий сумматор 5, содержимое которого представл ет собой адрес следующей команды.
Если на регистре команд находитс команда вывода промежуточного результата , на выходе 15 находитс значение этого промежуточного результата. Микроопераци ми А4, А8 промежуточньй результат записываетс в регистр 16 сдвига, микрооперацией А9 подготавливаетс адрес следующей по пор дку команды.
При безусловном переходе микрооперацией А7 выполн етс сложение текущего содержимого накапливающего сумматора и константы, указываемой в разр дах, соединенных с выходами 19. Результат вл етс адресом следующей команды.
При инициировании останова устройства , означающего, что вычислени закончены, устанавливаетс признак готовности результата, и блок управлени переходит в конечное состо ние Результат вычислени находитс в регистре 16 сдвига.
Рассмотрим работу устройства на примере системы булевых функций, схема вычислени которой показана на фиг.4. Исходна система функций
у,, Уг, У,, У4. У разбита на две группы у,, yj и yj,, у,, yjj. Дл
вычислени исходной системы должны быть обработаны две последовательности переменных ,, х, Xjj и .fxj, X,, Х4, xg . Таким образом, узел 23 пам ти содержит в семи последовательных чейках, начина с чейки с нулевым адресом, числа 1, 2, 5, 2, 3, 4, 5. Полага , что программа вычислени расположена с нулевого адреса, содержимое пам ти изображают таблицей. В каждой чейке первый и второй разр ды содержат признаки Р1 и Р2, а в третьем разр де указываетс значение промежуточного результата. Знаком - обозначены несущественные состо ни чеек пам ти.
Примем, что адрес блока 8 пам ти щестиразр дньв и выход 4 соединен с младшим разр дом адреса (обработка ведетс по одному биту).
При X, 0, Xj 1, Xj 1, Х4
О, Xj 0. Поскольку блоки 2 и 5 установлены в О, на выход 4 подаетс значение х, 0. Тогда сформируетс адрес 00000000,0 и на ре- гистре 10 команд прочитан код из соответствующей чейки (таблица). Поскольку Р1 Р2 О, происходит обработка следующей переменной: на выход 4 подаетс х 1, формируетс адрес 000011 3, . Далее формируетс адрес 001000 8,о. В этой чейке - команда безусловного перехода,
указывающа смещение на четыре чейки , т.е. на 12-ю чейку. Здесь содержитс результат в двух последовательных чейках с адресами 12,о и 13,j, который сохран етс в регистре 16 сдвига. Далее следует команда безусловного перехода на чейку.с адресом 20,5 Обработка х 1, X 1 Xj О, - это переходы в чейки с адресами 23,9 , 29 , , 34 ,о ,
44,0 . В чейках 44,р , 45,о , 46,(, находитс результат, в чейке 47,о - команда останова. Таким образом, в регистре сдвига находитс результат l, 1, 1, О, 0{ , которому соответствуют функции у, у.,, у , у , Vjj .
Claims (1)
- Формула изобретениУстройство дл вычислени систембулевых функций, содержащее блок управлени , блок посто нной пам ти, регистр команд, причем вход запуска устройства подключен к входу запуска блока управлени , первый выход которого подключен к выходу признака конца вычислений системы булевых функций устройства, второй выход блока управлени подключен к входу записи регистра команд, первый выход которогоподключен к первому входу признака условных переходов блока управлени , ВЫХОД блока посто нной пам ти подключен к информационному входу регистра команд, отличающее с тем, что, с целью сокращени аппаратурных затрат, в него введены блок выборки, накапливающий сумматор и регистр сдвига, причем с первого по Ь-й входы переменных устройства,где b - число переменных вычисл емой системы булевых функций, подключены соответственно к информационные входам с. первого по Ь-й блока выборки , выход которого подключен к первомуинформагдионному входу накапливающего сумматора, выход которого подключен к адресному входу блока посто нной пам ти, второй выход регистра команд подключен к второму входу признаков условного перехода блока управлени , третий выход регистра команд - к информационному входу регистра сдвига и второму информационному входу на- капливающего сумматора, четвертый вькод регистра команд - к третьему информационному входу накапливающего сумматора,третий и четвертый выходы блока управлени подключены соответ- ственно к первому и второму управл ющим входам блока выборки, п тый выход блока управлени - к синхровходу накагшивающего сумматора, шестой иседьмой выходы блока упра влени - соответственно к входам записи и сдвига регистра сдвига, при этом блок выборки содержит счетчик, узел посто нной пам ти и мультиплексор, причем с первого по Ь-й информационные входы блока выборки подключены соответственно к информационным входам с первого по Ь-й мультиплексора,выход которого подключен к выходу блока выборки, первый и второй управл ющие входы блока выборки подключены соответственно к счетному и информационному входам счетчика, выход которого подключен к адресному входу узла посто нной пам ти , выход которого подкдечен к управл ющему входу мультиплексо - ра. ,Продолжение таблицыПродолжение таблицы2312ffФие.2У1УзI AS I ЩФаг. JUti/ifysФив,
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864168934A SU1411769A1 (ru) | 1986-11-13 | 1986-11-13 | Устройство дл вычислени систем булевых функций |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864168934A SU1411769A1 (ru) | 1986-11-13 | 1986-11-13 | Устройство дл вычислени систем булевых функций |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1411769A1 true SU1411769A1 (ru) | 1988-07-23 |
Family
ID=21275789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864168934A SU1411769A1 (ru) | 1986-11-13 | 1986-11-13 | Устройство дл вычислени систем булевых функций |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1411769A1 (ru) |
-
1986
- 1986-11-13 SU SU864168934A patent/SU1411769A1/ru active
Non-Patent Citations (1)
Title |
---|
Амбарцум н А.А., Потехин А.И. и Запольский Е.Н. Программируемые логические контроллеры и их применение. - Измерение, контроль, автоматизаци , 1979, № 40 (20), с.25-33. Информационные системы: Таблична обработка информации. / Под ред. Е.П.Балашова и В.Б.Смолова. Л.: Энер- гоатомиздат, Ленингр. отд. 1985, С.74 .. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4733346A (en) | Data processor with multiple register blocks | |
JPH0470662B2 (ru) | ||
EP0554209B1 (en) | Direct memory access controller | |
US4424563A (en) | Data processor including a multiple word processing method and device | |
JPS6364413A (ja) | 逐次近似レジスタ | |
EP0167959A2 (en) | Computer vector register processing | |
SU1411769A1 (ru) | Устройство дл вычислени систем булевых функций | |
US4641278A (en) | Memory device with a register interchange function | |
EP0226991A2 (en) | Data-processing device | |
EP0661648A2 (en) | Digital signal processing circuit | |
JPH0795269B2 (ja) | 命令コードのデコード装置 | |
JPS6047612B2 (ja) | マイクロ命令出力制御方式 | |
SU1424005A1 (ru) | Устройство дл вычислени систем булевых функций | |
SU1667259A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU1418700A1 (ru) | Устройство дл делени чисел | |
SU1564603A1 (ru) | Устройство дл обработки нечеткой информации | |
SU826340A1 (ru) | УСТРОЙСТВО ДЛЯ СОРТИРОВКИ МК-РАЗРЯДЙоПшс! | |
SU1304015A1 (ru) | Устройство дл сортировки чисел | |
SU1401518A1 (ru) | Ассоциативное запоминающее устройство | |
SU1552174A1 (ru) | Устройство дл делени | |
SU1683025A1 (ru) | Устройство дл реализации подстановок | |
SU1007099A1 (ru) | Устройство дл сортировки чисел | |
Lee | The Memory | |
SU809126A1 (ru) | Цифровое устройство дл воспроизве-дЕНи фуНКций | |
SU593211A1 (ru) | Цифровое вычислительное устройство |