SU1552174A1

SU1552174A1 - Устройство дл делени

Info

Publication number: SU1552174A1
Application number: SU884465855A
Authority: SU
Inventors: Алексей Петрович Стахов; Владимир Андреевич Лужецкий; Игорь Михайлович Попович; Владимир Васильевич Коротин
Original assignee: Специальное Конструкторско-Технологическое Бюро "Модуль" Винницкого Политехнического Института
Priority date: 1988-07-26
Filing date: 1988-07-26
Publication date: 1990-03-23

Abstract

Изобретение относитс к вычислительной технике и предназначено дл делени многоразр дных чисел в P-кодах Фибоначчи. Цель изобретени - повышение быстродействи делени чисел, представленных в P-кодах Фибоначчи. Устройство дл делени содержит регистр 1 делимого, предназначенный дл хранени P-кода Фибоначчи делимого, сумматор 2, регистр 3 остатка, в котором хранитс P-код Фибоначчи разности делимого (остатка) и числа из последовательно обобщенных чисел Фибоначчи, преобразователь 4 пр мого кода делител в обратный, генератор 5 последовательности обобщенных чисел Фибоначчи, блок 6 управлени , регистр 7 частного, в котором формируетс результат делени в P-коде Фибоначчи, блок 8 пам ти, в котором хранитс последовательность обобщенных чисел Фибоначчи, счетчик 9, предназначенный дл формировани адреса записи и выборки кодов из блока 8 пам ти, первый коммутатор 10, обеспечивающий подачу на второй вход сумматора 2 кода с выхода генератора 5 или с выхода блока 8 пам ти, второй коммутатор 11, обеспечивающий подачу на второй вход регистра 1 кода с выхода регистра 3 или с второго выхода сумматора 2. 3 ил., 1 табл.

Description

Изобретение относитс к вычислительной технике и предназначено дл делени многоразр дных чисел в р-ко- дах Фибоначчи.

Целью изобретени вл етс повышение быстродействи устройства.

При делении чисел в р-кодах Фибоначчи образуют последовательность обобщенных чисел Фибоначчи. Нэчапьное число последовательности с номе-

ром нуль соответствует нулевому разр ду р-кода Фибоначчи мастного и вл етс делителем, a L-e число последовательности , соответствующее i-му разр ду р-кода Фибоначчи частного, образуетс путем сложени в р-коде Фибоначчи (1-1)-гои (i-p-1)-го чисел последовательности обобщенных чисел Фибоначчи. Число последовательно сравнивают в р-кодах Фибоначчи с делимым до тех пор, пока не определитс 1-е число, которое вл етс первым числом в полученной последовательности , большим делимого. После этого в (1-1)-й разр д р-кода Фибоначчи частного записывают единицу, а (1-1)-е число последовательности обобщенных чисел Фибоначчи вычитают в р-коде Фибоначчи из делимого. Полученный остаток сравнивают в р-коде Фибоначчи с числами полученной последовательности и выдел ют п-е число последовательности, которое вл етс наибольшим числом последовательности меньшим, чем остаток. После этого в п-й разр д р-кода Фибоначчи частного записываетс единица, а ш-е число последовательности вычитают в р-коде Ф

боначчи из остатка, получа при этом очередной остаток. Процесс сравнени чисел последовательности с очередным остатком и вычитание повтор ют до тех пор,пока остаток не станет меньше делител . При этом контролируют, чтобы в р-коде Фибоначчи частного в каждой группе из (р-Н ) подр д идущих разр дов кода встречалось не более одной единицы. Нарушение этого услови вл етс признаком неправильного выполнени операции делени .

На фиг. 1 приведена структурна схема устройства дл делени ; на фиг. 2 - схема блока управлени ; на фиг. 3 временна диаграмма работы блока управлени .

Устройство дл делени содержит регистр 1 делимого, предназначенный дл хранени р-кода Фибоначчи дели

0

5

мого, сумматор 2, осуществл ющий сложение р-кодов Фибоначчи, поступающих на его входы, регистр 3 остатка , в котором хранитс р-код.Фибоначчи разности делимого (остатка) и числа из последовательности обобщенных чисел Фибоначчи, преобразователь 4 пр мого кода в обратный,осуществл ющий преобразование пр мого р-кода Фибоначчи делител в обратный р-код Фибоначчи , который вл етс исходным в последовательности кодов, формируемой генератором 5 последовательности 5 обобщенных чисел Фибоначчи блок б управлени , регистр 7 частного, в котором формируетс результат делени в р-коде Фибоначчи, блок 8 пам ти , в котором хранитс последовательность обобщенных чисел Фибоначчи, счетчик 9, который формирует адрес записи и выборки кодов последовательности обобщенных чисел Фибоначчи блока 8 пам ти, первый коммутатор 10, второй коммутатор 11, вход 12 делимого устройства, вход 13-делител устройства , вход 14 начальной установки устройства, вход 15 пуска устройства, выход 16 частного устройства, входы блока 6 управлени , выходы 21- 27 блока 6 управлени .

В состав блока 6 управлени (фиг. ) вход т триггеры 28-31 элемент И-ИЛИ 32, элементы , генератор ЗУ синхроимпульсов и элементы ИЛИ 40 и 41 .

Работу устройства дл делени рассмотрим на примере р-кода Фибоначчи при р 1.

Пусть делимое равно 102, а дели- тел 5. Единичный сигнал, поступающий на вход 14 начальной установки устройства, ПРИВОДИТ к тому, что содержимое регистра 1 делимого, генератора 5 последовательности обобщенных чисел Фибоначчи и триггеров блока 6 управлени становитс равным нулю , а счетчик 9 равен единице. В регистр 1 с входа 12 устройства записываетс Фибоначчи числа 102, в преобразователь 4 пр мого кода в обратный с входа 13 устройства подаетс I-код Фибоначчи числа 5 и обратный код числа 5 записываетс в генератор 5.

На первом такте работы устройства генератор 5 формирует обратный 1-код Фибоначчи нулевого числа последовательности , приведенной в таблице.

0

5

0

5

0

5

Нулевое число последовательности обобщенных чисел Фибоначчи равно обратному I-коду Фибоначчи делител .

Нулевой сигнал, поступающий с выхода 22 блока 6 управлени на управл ющий вход коммутатора 10, разрешает подачу кода с выхода генератора 5 на второй вход сумматора 2, который осуществл ет сложение этого кода с кодом делимого. При этом на вход переноса младшего разр да сумматора 2 посто нно подаетс единица, т.е. сложение выполн етс как бы с дополнительным кодом. Если на выходе пе- реноса старшего разр да сумматора 2 отсутствует сигнал переноса, то это означает, что код, поступающий из регистра 1, меньше кода, поступающе55217 6

гистр 1 записываетс код остатка, полученного на предыдущем (п том) такте сложени кодов в сумматоре 2.

5 При этом счетчик уменьшает свое состо ние на единицу под действием управл ющего единичного сигнала, поступающего с выхода 27 блока 6 управлени . Сумматор 2 вновь формирует код

Ю разности, но теперь это разность между первым остатком и очередным (предыдущим ) числом последовательности обобщенных чисел Фибоначчи, подаваемым на второй вход сумматора 2 с

15 блока 8 пам ти через коммутатор 10 под действием единичного управл ющего сигнала, сформированного блоком 6 управлени на выходе 22. На выходе переноса -старшего разр да сумматора 2

го с выхода генератора 5. Если на вы- 20 Формируетс нулевой сигнал, свидеходе переноса старшего разр да сумматора 2 формируетс единичный CHI- нал, то это значит, что код, поступающий из регистра 1, больше кода, поступающего с выхода генератора 5. Каждый код, формируемый на выходе, сумматора 2 и вл ющийс положительной разностью входных кодов, записываетс в регистр 3 остатка под действием сформированного блоком 6 управ-30 редного числа последовательности,

лени на выходе 2k единичного сигнала . При этом код с выхода генератора 5 записываетс в блок 8 пам ти по адресу, формируемому счетчиком 9,

увеличивающим свое состо ние на еди- -5 р да сумматора 2 формируетс нуленицу

При сложении пр мого кода делимого и обратного кода шестого числа последовательности отсутствует единичный сигнал на выходе переноса старшего разр да сумматора 2. Это свидетельствует о том, что данное число последовательности превышает делимое.

Отсутствие на входе 17 блока 6 управлени единичного сигнала, поступающего с выхода переноса старшего разр да сумматора 2, приводит к следующему . Блок 6 управлени формирует на выходе 2k нулевой сигнал, запрещающий запись очередного кода с выхода сумматора 2 в регистр 3 остатка , на выходе 21 - единичный сигнал, разрешающий запись в регистр 1 кода остатка, а на выходе 22 блока 6 присутствует нулевой сигнал, который разрешает подачу кода остатка из регистра . 3 через коммутатор 11 на второй вход регистра 1. Таким образом, в ревой сигнал. Блок 6 управлени на выходах 22, 25 и 27 формирует един ные управл ющие сигналы, под дейст вием которых с блока 8 пам ти чере

до коммутатор 10 на второй вход сумма тора 2 подаетс код очередного числ последовательности, код, записанный в регистре 7 частного, сдвигаетс н один разр д, а счетчик 9 выбирает а

45 рее очередного числа последовательности , уменьша свое состо ние на единицу.

Код третьего числа последователь ности меньше кода первого остатка.

gQ На выходе переноса старшего разр д сумматора 2 формируетс единичный сигнал. Блок 6 управлени на выхода 21, 22 и формирует единичные управл ющие сигналы, под действием,

gg которых код разности между первым остатком и третьим числом последова тельности записываетс в регистр 1. в регистр 7 частного записываетс единица и код, .записанный в этом

тельствующии о том, что число последовательности больше первого ос- така. При этом на выходах 25-27 блока 6 управлени присутствуют единич- ные управл ющие сигналы, под действием которых в регистр 7 частного записываетс единица и сдвигаетс на один разр д в сторону старших разр дов , а счетик 9 выбирает адрес очеуменьша свое состо ние на единицу. Код четвертого числа последовательности больше кода первого остат- ,ка. На выходе переноса-старшего раэр да сумматора 2 формируетс нулевой сигнал. Блок 6 управлени на выходах 22, 25 и 27 формирует единичные управл ющие сигналы, под действием которых с блока 8 пам ти через

коммутатор 10 на второй вход сумматора 2 подаетс код очередного числа последовательности, код, записанный в регистре 7 частного, сдвигаетс на один разр д, а счетчик 9 выбирает ад1

рее очередного числа последовательности , уменьша свое состо ние на единицу.

Код третьего числа последовательности меньше кода первого остатка.

На выходе переноса старшего разр да сумматора 2 формируетс единичный сигнал. Блок 6 управлени на выходах 21, 22 и формирует единичные управл ющие сигналы, под действием,

которых код разности между первым остатком и третьим числом последовательности записываетс в регистр 1. в регистр 7 частного записываетс единица и код, .записанный в этом

регистре, сдвигаетс на один разр д в сторону старших разр дов, счетчик 9 выбирает адрес очередного числа пбследовательности, уменьша свое состо ние на единицу. Код второго последовательности оказываетс большим кода второго остатка.

Блок 6 формирует на выходах 22, 2fi и 27 управл ющие сигналы, под действием которых счетчик 9 выбирает ,адрес числа последовательности, подаваемого с блока 8 пам ти, уменьша свое состо ние на единицу, а код, записанный в регистре 7 частного, сдвигаетс на один разр д. Код перво- числа последовательности меньше кода второго остатка. На входе 16 блока 6 присутствует единичный сигнал , под действием которого на выходах 21 . 22 и 25-27 этого блока формируютс управл ющие сигналы, которые привод т к тому, что код положительной разности между вторым остатком и первым числом последовательности записываетс в регистр 1 делимого, счетчик 9 выбирает адрес кода очередного (нулевого) числа последовательности , состо ние счетчика уменьшаетс на единицу, в регистр 7 част- ного записываетс единица и код, Написанный в этом регистре, сдвига- е|тс на один разр д.

Claims

При сложении кодов нулевого числа последовательности, вл ющегос Делителем, и третьего остатка оказы-- Е|аетс , что остаток меньше делител . О выхода переноса старшего разр да Сумматора на вход 17 блока 6 управлени поступает единичный сигнал. блок 6 на выходах 22. 25 и 27 Формирует управл ющие сигна лы, под действием которых код;, записанный в регисре 7 частного, сдвигаетс на один разр д, а счетчик Э, уменьша свое 0 состо ние на единицу, становитс равным нулю, что вл етс признаком окончани операции делени . С второго выхода счетчика 9 поступает единичный сигнал на вход 18 блока 6 управлени , который прекращает формирование управл ющих сигналов. При этом в регистре 7 частного находитс код частного, а в регистре 3 остатка находитс код остатка делени . Формула изобретени

Устройство дл делени , содержащее регистры делимого остатка и часного , преобразователь пр мого кода

5

0

5 o

55

5

40

45

50

в обратный, сумматор, генератор последовательности обобщенных чисел Фи- боначчи и блок управлени , причем вход делимого устройства соединен с первым информационным входом регистра делимого, выход которого соединен с входом первого слагаемого сумматора , выход суммы которого соединен с информационным входом регистра остатка , вход записи которого соединен с первым выходом блока управлени , вход разрешени формировани остатка которого соединен с выходом переноса сумматора, выход преобразовател пр мого кода в обратный соединен с информационным входом генератора последовательности обобщенных чисел Фибоначчи, входы записи регистров делимого и частного соединены соответственно с вторым и третьим выходами блока управлени , четвертый выход которого соединен с входом синхронизации генератора последовательности обобщенных чисел Фибоначчи, выход регистра частного соединен с выходом устройства, отличающеес тем, что, с целью повышени быстродействи , в него введены два коммутатора , счетчик и блок пам ти, информационный вход которого соединен с выходом генератора последовательности обобщенных чисел Фибоначчи и первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом блока пам ти, адресный вход которого соединен с информационным выходом счетчика, вход реверса и счетный вход которого соединены соответственно с п тым и первым выходами блока управлени , шестой выход которого соединен с управл ющими входами блока пам ти и первого и второго коммутаторов , второй информационный вход регистра делимого соединен с выходом второго коммутатора, первый и второй информационные входы которого соединены соответственно с выходами регистра остатка и сумматора, вход второго слагаемого которого соединен с выходом первого коммутатора, вход пуска устройства соединен с входом пуска блока управлени , вход начальной установки которого соединен с входами начальной установки счетчика, регистра делимого, генератора последовательности обобщенных чисел Фибоначчи и устройства, вход делител

которого соединен с входом преобразовател пр мого кода в обратный, выход обнулени счетчика соединен с

входом останова блока управлени , седьмой выход которого соединен с входом сдвига регистра частного.

affiLJTJTJTJTnJTJn

n-----lr 1J-L

z/ ПJT П

22 -I

r JOCXIX XIXDCD

cr

иnJTJTJTJ J T --

27 „ -J UnjnJHJ JTJl

25П П П П П П

-

Фиг.Э