SU1367153A1

SU1367153A1 - Делитель частоты с дробным коэффициентом делени

Info

Publication number: SU1367153A1
Application number: SU864042139A
Authority: SU
Inventors: Мартин Иванович Романовский; Василий Сергеевич Александров; Геннадий Анатольевич Шилкин
Original assignee: Предприятие П/Я В-8828
Priority date: 1986-03-24
Filing date: 1986-03-24
Publication date: 1988-01-15

Abstract

Изобретение относитс к импульсной технике и может быть использовано в синтезаторах частот. Цель изоб- / / и ретени - повьшение быстродействи - достигаетс за счет уменьшени числа элементов в цепи управлени блоком блокировки одного импульса. Дл этого в делитель частоты, содержащий блок 1 блокировки одного импульса, входную шину 2, пересчетные блоки 3, 6 и 7, выходную шину, дополнительно введены регистр 5 и запоминающее устройство 8. Емкость запоминающего устройства зависит от числа t верных знаков после зап той в коэффициенте делени и при дес тичной системе счислени Составл ет Р 10 бит. 1 ил. и (Л

Description

00 О)

ч ел

00

См D

8 ТЗ А

С 7

Изобретение относитс к импульс- ной технике и может быть использовано в синтезаторах частот.

Цепь изобретени - повышение быстродействи за счет уменьшени числа элементов в цепи управлени блоком блокировки одного импульса.

На чертеже приведена электрическа структурна схема делител частоты с дробным коэффициентом делени

Устройство содержит блок 1 блокировки одного импульса, тактовый вход которого соединен с входной шиной 2, выход - с тактовым входом первого перёсчетного блока 3, выход которого соединен с выходной шиной 4, и с тактовыми входами регистра 5 и второго пересчетного блока 6, управл ю- шцй вход регистра 5 соединен с выходом второго пересчетного блока 6 и с тактовым входом третьего пересчетного блока 7, выходы которого соединены с адресными входами запоминающего устройства 8, информационные входа регистра 5 соединены с выходами запоминающего устройства 8.

Устройство работает.следующим образом .

Коэффициент делени устройства равен К .x. где Ng, и - число импульсов на шинах соответственно 2 и 4 за один и тот же промежуток времени, В случае когда К а число не целое, его можно представить в виде

(N+1)K+N

где и - коэффициент пересчета блока 3 (ближайшее целое число меньше К а,);

1 - число 1Д1КЛОВ делени с коэффициентом N;

К - число циклов делени с коэффициентом Ы+1,

Последовательность установки коэфг- циентов делени N и N+1 определ етс последовательностью управл юпщх импульсов, поступающих на управл ющий вход блока 1 с выхода регистра 5} вид указанной последовательности импульсов определ етс кодом на выходе устройства 8,

Допустим, что в блоке 7 установлен код п-го адреса устройства 8, С этого момента начинаетс выборка кода, хран щегос в устройстве 8 по . указанному адресу, С по влением следующего импульса на выходе блока 6 код с выхода устройства 8 записываетс в регистр 5, Импульсы с шины 4,

поступа на тактовый вход регистра 5, образуют на его вьшоде управл ющую последовательность импульсов дп блока I,

Коэффициент m пересчета блока 6

выбираетс равным числу разр дов устройства 8 и регистра 5; величина этого коэффициента увеличиваетс с уменьшением быстродействи устройства 8.

Емкость устройства 8 зависит от числа t верных знаков после зап той в коэффициенте делени и (при дес тичной системе счислени ) составл ет Р 10 бит,

Пор док расстановки управл ю1цих бит может быть произвольным и определ етс разработчиком при программировании запоминающего устройства 8 в зависимости от допустимых фазовых флюктуации выходного сигнала устройства. Например нужно реализовать К а 10,787, откуда И 10, t 3, огда Р Ю 10 бит, Пусть m 4, т,е. запоминающее устройство 8 имеет .организацию 250 слов по 4 разр да, Ка означает , чт о из тыс чи циклов 787 раз устройство должно делить на П (N+1) и 213 раз на 10 (N), т,е,

.. (N+I)K + И 1

,к

(10+1)787 + 10 X 213 787 + 2Тз

40

8657 +2130

Тооо

10,787,

Таким образом, быстродействие устойства определ етс быстродействием дного триггера регистра.

Claims

Формула изобретени

Делитель частоты с дробным коэфг фициентом делени , содержащий блок блокировки одного импульса, тактовый вход которого соединен с входной шиной , выход - через первый пересчетный блок с выходной шиной, второй пе- ресчетный блок, вход которого соединен с тактовым входом третьего пересчетного блока, отличающий- с тем, что, с целйю повышени быстродействи , в него введены запо313671534

минающее устройство и регистр, выходтретьего перёсчетного блока, тактовый которого соединен с управл ющим вхо-вход которого соединен с управл ххцим дом блока блокировки одного импульса,входом регистра, тактовый вход кото- информационные входы -с выходами gрого соединен с тактовым входом вто- запоминающего устройства, адресныерого пересчетного блока не выходной входы которого соединены с выходамиошной.