SU1070555A1 - Устройство дл последовательного выделени единиц из двоичного кода - Google Patents

Устройство дл последовательного выделени единиц из двоичного кода Download PDF

Info

Publication number
SU1070555A1
SU1070555A1 SU823518627A SU3518627A SU1070555A1 SU 1070555 A1 SU1070555 A1 SU 1070555A1 SU 823518627 A SU823518627 A SU 823518627A SU 3518627 A SU3518627 A SU 3518627A SU 1070555 A1 SU1070555 A1 SU 1070555A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
elements
register
output
bit
Prior art date
Application number
SU823518627A
Other languages
English (en)
Inventor
Леонид Вольфович Друзь
Original Assignee
Предприятие П/Я А-3706
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3706 filed Critical Предприятие П/Я А-3706
Priority to SU823518627A priority Critical patent/SU1070555A1/ru
Application granted granted Critical
Publication of SU1070555A1 publication Critical patent/SU1070555A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

УСТРОЙСТВО ДЛЯ ПОСЛЕДОВАТЕЛЬНОГО ВЫДЕЛЕНИЯ ЕДИНИЦ ИЗ ДВОИЧНОГО КОДА, содержащее п-разр дный регистр, единичные входы которого  вл ютс  информационными входами устройства , г элементов И и п-1 элементов ЗАПРЕТ,первый вход первого элемента И соединен с тактовым входом устройства, отличающеес  тем, что, с целью экономии оборудовани , в него введены h-2 элементов ИЛИ, при .этом выход первого разр да регистра соединен с вторым входом первого элемента И, инверсным входом первого элемента ЗАПРЕТ и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом . второго разр да регистра и входом первого элемента ЗАПРЕТ, первые : входы элементов И, начина  со второго соединены с тактовым входом устройства, выход каждого i-ro разр да регистра, начина  с третьего, соединен с первым вхрдом }-го элемента ИЛИ и с пр мым входом -го элемента ЗАПРЕТ, выходы элементов ЗАПРЕТ соединены с вторыми входами одноименных элементов И, выход каждого i-ro элемента ИЛИ соединен с инверсным входом i ( )-ro элемента ЗАПРЕТ и вторьм входом (i+l)-ro элемента ИЛИ, выходы элементов И  вл ютс  информационными выходами устройства, выход каждого 1-го элемента И соединен с нулевым входом i-ro разр да регистра, где 1...и. ел ел ел

Description

. Изобретение относитс  к вычислительной технике и может быть исполь зовано в ассоциативных запоминающих устройствах и схемах выбора приоритета . Известно устройство дл  последовательно выделени  единиц из п-разр дного двоичного кода,содержащее основной и вспомогательный регистры триггеры, группы элементов И, ИЛИ t Недостатком данного устройства   л етс  больша  сложность и низка  н дежность работы. Наиболее близким по технической сущности к предлагаемому  вл етс  устройство,содержащее два регистра, три группы элементов И, группу элементов ЗАПРЕТ 2. Недостатком известного устройства  вл етс  большой объем оборудова ни , аппаратна  и конструктивна  сложность. Цель изобретени  - экономи  оборудовани  и упрощение устройства. Поставленна  цель достигаетс  тем, что в устройство дл  последова тельного выделени  единиц из двоичного кода, содержащее ri-разр дный регистр, единичные входы которого  вл ютс  информационными входами ус ройства, г элементов И и п-1 элементов ЗАПРЕТ, первый вход первого элемента И соединен с тактовым входом устройства, введены п-2 элементов ИЛИ, при этом выход первого разр да регистра соединен с вторым входом первого элемента И, инверсны входом первого элемента ЗАПРЕТ и с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго разр да регистра и пр мым входом первого элемента ЗАПРЕТ, первые входы элементов И, начина  с второго соединены с тактовым входом устройства, вы-ход каждого i-ro разр да регистра, начина  с третьего, соединен с первым входом i-ro элемента ИЛИ и с пр мым входом i-ro элемента ЗАПРЕТ, выходы элементов ЗАПРЕТ соединены с вторыми входами одноименных элементов И, выход каждого i-ro элемента ИЛИ соединен с инверсным входом (1ч-1)-го элемента ЗАПРЕТ и вторым входом {i-4-l)-ro эле мента ИЛИ, выходы элементов И  вл ютс  информационными выходами устро ства, выход каждого i-ro элемента И соединен с нулевым входом i-го разр да регистра, где ...ti. На чертеже представлена блок-схе ма устройства. Устройство содержит триггеры 1 регистра, элементы ИЛИ 2, элементы ЗАПРЕТ 3, элементы И 4, тактовый вх 5. устройства. Единичные выходы триг геров 1 регистра  вл ютс  кодовыми входами устройства.. Устройство работает следующим образом. В исходном состо нии все триггеры 1 наход тс  в нулевой положении, при этом закрыты все элементы ЗАПРЕТ 3, и элементы И 4 по пр мым входам. При выделении единиц из двоичного кода значени  разр дов кода подаютс  на входы соответствующих триггеров 1 регистра, который устанавливаютс  в единичное состо ние. При этом разр д кода с меньшим номером {нумераци  разр дов слева направо), имеющий единичное состо ние, получает приоритет над всеми последующими разр дами . Сигнал с пр мого выхода триггера 1 каждого разр да с единичным значением поступает на пр мой вход соответствующего элемента ЗАПРЕТ 3 и на вход последовательной цепи из соответствующих элементов ИЛИ 2 и открывает их. Сигналы с выходов элементов ИЛИ 2 воздействуют на инверсные входы соответствующих последующих элементов ЗАПРЕТ 3,закрывают их и тем самым отключают цепи пр мых выходов триггеров 1 всех последующих разр дов регистра. Так как все разр ды кода, предыдущие по отношению к ближайшему разр ду с единичны значением, наход тс  в нулевом состо нии, то управл емый этим ближайшим разр дом элемент ЗАПРЕТ 3 открываетс  и подает единичный сигнал на второй вход соответствующего элемента И 4. При подаче входного кода в регистр каждый предыдущий разр д с единичным значением имеет приоритет перед всеми последующими разр дами и единичный сигнал присутствует только на одном из элементов И 4, соответствующем разр ду большего приоритета. В. том случае, если в единичном состо нии находитс , первый разр д 1-1, который имеет высший приоритет, сигнал с выхода триггера 1-1 поступает на второй вход первого элемента И 4-1, непосредственно закрьгоает элемент ЗАПРЕТ 3-1 и через последовательную цепь элементов ИЛИ 2-1 ... 2-(п- 2J закрывает все элементы ЗАПРЕТ 3-2 ... 3-(п-11 всех последующих разр дов. При подаче на вход 5 устройства тактового импульса он поступает на первые входы всех элементов И 4, но открывает только ближайший элемент И 4, соответствующий ближайшему разр ду кода с единичным значением. На выходе этого элемента И 4 и на выходе устройства по витс  сигнал, соответствующий первой выделенной единице , при этом на всех других выходах сигналы отсутствуют. Сигнал с выхода открытого элемента И 4 устанавливает в нулевое состо ние триггер 1 регистра. При этом снимаетс  запрещающий сигнал с ин310705554
версного входа всех элементов ЗАПРЕТисходит выделение следующей единицы
3,предшествующих следующему единичномуиз исходного кода и т.д. После выраэр ду кода, который получает приори-делени  последней единицы все триггетет над всеми последующими разр дамиры 1 регистра устанавливаютс  в нукода и подготавливает к открьшанкюлевое положение и устройство готово
соответствующий элемент И 4. Следую- к приему следующего кода. щий тактовый импульс аналогично опи- Изобретение позвол ет сократить
санному открьгеает элемент И 4, про-аппаратурные затраты в устройстве.

Claims (1)

  1. УСТРОЙСТВО ДЛЯ ПОСЛЕДОВАТЕЛЬНОГО ВЫДЕЛЕНИЯ ЕДИНИЦ ИЗ ДВОИЧНОГО КОДА, содержащее п-разрядный регистр, единичные входа которого являются информационными входами устройства, η элементов И и η-1 элементов ЗАПРЕТ,первый вход первого элемента И соединен с тактовым входом устройства, от ли ч а ю щ е - е с я тем, что, с целью экономии оборудования, в него введены h-2 элементов ИЛИ, при этом выход первого разряда регистра соединен с вторым входом первого элемента И, инверсным входом первого элемента ЗАПРЕТ и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго разряда регистра и входом первого элемента ЗАПРЕТ, первые-; входы элементов И, начиная со второго соединены с тактовым входом устройства, выход каждого i-ro разряда регистра, начиная с третьего, соединен с первым вхрдом i-ro элемента ИЛИ и с прямым входом i-го элемента ЗАПРЕТ, выходы элементов ЗАПРЕТ соединены с вторыми входами одноименных элементов И, выход каждого i-го элемента ИЛИ соединен с инверсным входом _ (i +1) —го элемента ЗАПРЕТ и вторьм © входом (1+1)-го элемента ИЛИ, выходы элементов И являются информационными выходами устройства, выход каждого i-го элемента И соединен с нулевым входом i-ro разряда регистра, где =1___η.
SU823518627A 1982-11-29 1982-11-29 Устройство дл последовательного выделени единиц из двоичного кода SU1070555A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823518627A SU1070555A1 (ru) 1982-11-29 1982-11-29 Устройство дл последовательного выделени единиц из двоичного кода

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823518627A SU1070555A1 (ru) 1982-11-29 1982-11-29 Устройство дл последовательного выделени единиц из двоичного кода

Publications (1)

Publication Number Publication Date
SU1070555A1 true SU1070555A1 (ru) 1984-01-30

Family

ID=21038130

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823518627A SU1070555A1 (ru) 1982-11-29 1982-11-29 Устройство дл последовательного выделени единиц из двоичного кода

Country Status (1)

Country Link
SU (1) SU1070555A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР № 690476, кл. (S 06 F 7/06, 1977. 2. Авторское свидетельство СССР 922745, кл. G 06 F 9/46, 1982 (прототип). *

Similar Documents

Publication Publication Date Title
SU1070555A1 (ru) Устройство дл последовательного выделени единиц из двоичного кода
SU679983A1 (ru) Устройство приоритета
SU1764053A1 (ru) Многоканальное устройство дл управлени обслуживанием за вок в пор дке поступлени
SU1653154A1 (ru) Делитель частоты
SU1130867A1 (ru) Асинхронное приоритетное устройство
SU1149259A1 (ru) Устройство переменного приоритета
SU809156A1 (ru) Устройство дл последовательногоВыдЕлЕНи ЕдиНиц из п-РАзР дНОгОКОдА
SU1137463A1 (ru) Устройство дл умножени
SU1325462A1 (ru) Устройство дл сортировки двоичных чисел
KR970005175A (ko) 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조
SU1030797A1 (ru) Устройство дл сортировки @ @ -разр дных чисел
SU1275427A1 (ru) Устройство дл вычислени минимального покрыти
SU1003070A1 (ru) Устройство дл выделени экстремальных чисел
US3544905A (en) Multiple match resolving network
SU1367153A1 (ru) Делитель частоты с дробным коэффициентом делени
SU1305661A1 (ru) Устройство дл сдвига информации
SU898506A1 (ru) Запоминающее устройство
SU1252778A2 (ru) Устройство дл определени старшего значащего разр да
SU151511A1 (ru) Способ выполнени логических операций
SU1188728A1 (ru) Устройство дл реализации булевых функций
RU1817114C (ru) Устройство дл распознавани образов
SU1195360A1 (ru) Устройство для определения экстремумов
SU674102A1 (ru) Ассоциативное запоминающее устройство
SU1092494A2 (ru) Устройство дл сортировки чисел
SU922745A1 (ru) Устройство дл последовательного выделени единиц из двоичного кода