JP2605896B2 - デジタルオシロスコープ - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、入力信号の波形を観測するデジタルオシロ
スコープに関し、特に波形観測に係るマルチゲートトリ
ガ方式と呼ばれるトリガ方式の改善に関する。

＜従来の技術＞ デジタルオシロスコープは、入力アナログ信号をデジ
タル信号に変換して（AD変換という）一旦格納し、この
格納されたデジタルデータを読出してCRT等の表示器に
波形として表示するようにしたもので、従来よりよく知
られている。

このようなデジタルオシロスコープにおいて、波形表
示の際のトリガ方式の一つにマルチゲートトリガ（別称
レベルシーケンストリガ）と呼ばれるものがある。この
方式は本願出願人の出願による特願昭62−134721号に記
載されたように、入力信号が所定の電圧値（トリガレベ
ル）を横切って変化したとき、その時点よりも所定の時
間だけ過去に入力信号がある電圧範囲（ゲート）を通過
したか否かによりトリガ信号の有効か無効かを決めるよ
うにしたトリガ方式である。第７図はゲートが１つの場
合、第８図はゲートが２つの場合のマルチゲートトリガ
方式を示す図である。

ゲートの通過判断は、メモリに書き込まれた波形デー
タを随時読出し、その値がウインドウコンパレータによ
り所定の範囲に入っているか否かを判断することにより
行なわれる。

＜発明が解決しようとする課題＞ ところで、このようなマルチゲートトリガ方式のデジ
タルオシロスコープでは、各入力チャネルごとにAD変換
器およびデータメモリが独立しており、各メモリの記憶
容量はあるデータ長に固定化されている。

しかしながら、場合によっては、入力チャネルを特定
してそのチャネルの入力信号のみを複数のメモリにわた
って記憶させていく、いわゆるロングメモリ化が必要に
なる場合があるが、従来のデジタルオシロスコープでは
それが考慮されておらず実現できないという問題があっ
た。

本発明は、このような点に鑑みてなされたもので、そ
の目的は、マルチゲートトリガ方式を採用しつつ入力チ
ャネル数を限定しロングメモリ化することのできるデジ
タルオシロスコープを提供することにある。

＜課題を解決するための手段＞ このような目的を達成するための本発明は、 入力アナログ信号をデジタル信号に変換して一旦デー
タメモリに格納し、トリガ信号が発生したときデータメ
モリに格納されたデジタルデータをCRT等の表示器に表
示するようにしたデジタルオシロスコープであって、前
記トリガ信号は前記入力アナログ信号が所定のトリガレ
ベルを横切って変化したとき、その時点よりも所定の時
間だけ過去に前記アナログ入力信号がある電圧範囲を通
過したか否かにより有効か無効かが決められるように構
成されたデジタルオシロスコープにおいて、 複数のチャネルの入力アナログ信号をそれぞれ個別に
デジタル変換する複数のAD変換器と、 このAD変換器の出力を順次または特定のチャネルのみ
に限定するように任意に選択して出力することのできる
データセレクタと、 前記データセレクタより与えられるデジタルデータを
記憶するデータメモリと、書き込み時および読出し時の
アドレスを決定する書込みアドレスカウンタおよび読出
しアドレスカウンタと、所定のアドレス範囲のみの書込
みをイネーブルにする書込み制御信号を発生する書込み
コントローラと、所定のアドレス範囲のみの読出しを有
効とする読出し制御信号を発生するコンパレータコント
ローラと、前記データメモリより読み出されたデータが
所定のゲート範囲内にありかつ前記読出し制御信号がイ
ネーブルのときのみゲート通過判定信号を出力するウイ
ンドウコンパレータより構成され、前記AD変換器の個数
分だけ用意された同一構成のデータメモリ装置と、 前記入力アナログ信号およびゲート通過判定信号を受
け、ゲート通過判定信号が入力されている間に入力アナ
ログ信号が所定のトリガレベルを横切ったときトリガ信
号を発生するトリガ検出回路と、 各部に必要な制御信号を与えると共に、波形表示のた
めに必要とする前記トリガ信号を受取る中央処理装置と
を具備したことを特徴とする。

＜作用＞ データセレクタにより、所望のチャネルのAD変換器か
らのデジタルデータを選択し、これを所望のデータメモ
リ装置へ送出する。

データメモリへの書込みは、指定アドレスが所定のア
ドレス範囲にある場合のみ許可されるようにし、適宜に
書込みデータメモリを割り振ることができる。

この割り振りとデータセレクタでの入力データの選択
との組み合わせにより、通常のチャネル別データ記憶ま
たはロングメモリ化を実現する。

また、データメモリより読み出されたデータはウイン
ドウコンパレータに入力され、コンパレータコントロー
ラからの読出し制御信号がイネーブルのときに読出しデ
ータがゲート範囲内にあればゲート通過判定信号を有効
として出力する。

トリガ検出回路はこれを参照してアナログ入力信号が
トリガレベルを横切ったときにトリガ信号を発生する。

＜実施例＞ 以下図面を参照して本発明を詳細に説明する。第１図
は本発明に係るデジタルオシロスコープの一実施例を示
す要部構成図、第２図はデータメモリ装置の詳細を示す
構成図である。

第１図において、11,12,...1Nは各入力チャネルごと
に個別に設けられたAD変換器であり、アナログ入力信号
をデジタル変換する。２はデータセレクタであり、各AD
変換器の出力を各チャネル用のデータメモリ装置31,3
2,...3Nに振り分けるものである。各チャネル独立に動
作する場合は、ｍ番目のチャネルのデータを、対応する
データメモリ装置3mに送る。チャネル数を限定してロン
グメモリ化を図る場合は、例えば入力を第１チャネルの
みに限定しデータ長をＮ倍にする場合は、入力データを
データセレクタ２により第１チャネルのみに限定し、そ
のデータを各チャネルのデータメモリ装置に振り分けて
順次与える。

各データメモリ装置は第２図に示すような構成となっ
ていて、データセレクタ２を介して入力されたデータは
レジスタ31経由でデータメモリ32に導かれる。

そのデータは、クロックをカウントアップする書込み
アドレスカウンタ33の出力により指定されたデータメモ
リ32のアドレスに書き込まれる。書込みコントローラ34
は、書込みアドレスカウンタの出力の一部が予め設定さ
れたコードと一致したときにデータメモリ32への書込み
を許可するための制御信号、すなわち書込み制御信号を
生成するものである。書込みコントローラ34への設定コ
ードは中央処理装置（CPU）５より入力される。

なお、データの書込みはリード／ライト（R/W）信号
に基づく。

そして次のアドレスにデータが書き込まれるまでの間
に、すでに格納されたデータのうち読出しアドレスカウ
ンタ35により指定されたアドレスのデータが読み出さ
れ、ウインドウコンパレータ37に送られる。

ウインドウコンパレータ37はウインドウリファレンス
38に書き込まれているゲートの範囲（上限と下限）を参
照して、読出しデータがそのゲート範囲に含まれるか否
かを判断する。更にコンパレータコントローラ36からの
読出し制御信号がイネーブルかどうかも判断する。読出
し制御信号がイネーブルのとき読出しデータがゲート範
囲に入っていればゲート通過判定信号MG（ｍ）［ｍ＝１
〜N:ただし以下単にMGと表わす］を有効として出力し、
読出し制御信号がデセーブルのときはゲート通過判定信
号MGを無効とする。このゲート通過判定信号MGは第１図
に示すトリガ検出回路４に送られる。

ウインドウリファレンス38のゲート範囲はCPU5よりバ
ス６を介して設定される。

前記コンパレータコントローラ36は、読出しアドレス
コントローラ35の出力に基づいた値と予め設定されたコ
ード（所定のアドレス領域を示すコード）とを比較し、
所定のアドレス領域にあるか否かを判定する。そして所
定のアドレス領域にあるときのみ読出し制御信号をイネ
ーブルにする。

トリガ検出回路４は、アナログ入力信号がトリガレベ
ルを横切ったとき上記ゲート通過判定信号MGを参考にし
て、出力するトリガ信号の有効か無効かを判別する。

なお、各チャネルの書込みアドレスカウンタおよび読
出しアドレスカウンタのカウント範囲の最大値は各チャ
ネルのデータメモリ長のＮ倍（Ｎは入力チャネル数）と
し、このサイズはCPU5でのプログラムにより可変であ
る。

CPU5はバス６を介してコマンドを送り、各チャネルの
データメモリ装置、トリガ検出回路、データセレクタ等
を制御する。

このような構成において、書込みコントローラ34にア
ドレスカウンタ33のカウント範囲のうちの所定の領域を
割り振る。この割り振りと入力データの選択との組み合
わせにより、通常のチャネル別データ記憶またはロング
メモリ化を実現することができる。

なお、ロングメモリ化の場合には、コンパレータコン
トローラにより、読み出されたデータが所定のアドレス
領域にあるか否かを判断してゲート通過判定信号の有効
か無効かを制御することにより、ロングメモリ化したと
きのマルチゲートトリガ方式を実現する。

以下具体例により動作を説明する。一例として、入力
チャネル数４チャネルのデジタルオシロスコープにおい
て、データ長が１チャネル当り16Kデータであって、書
込みアドレスカウンタ33および読出しアドレスカウンタ
35はそれぞれ16ビットであるとする。カウンタの下位14
ビットがデータメモリ32に接続され、上位２ビットがそ
れぞれ書込みコントローラ34およびコンパレータコント
ローラ36に接続されているものとする。

書込みコントローラ34は設定したコード（２ビット）
と同じアドレス（16ビットカウンタの上位２ビット）が
入力されたときにデータメモリ32への書込み制御信号を
イネーブルにする。コンパレータコントローラ36も同様
に設定したコードと同じアドレスが入力されたときに、
ウインドウコンパレータ37への読出し制御信号をイネー
ブルにする。

このような構成における動作は次の通りである。

（１）４チャネル独立動作の場合 各チャネルの書込み、読出しの各アドレスカウンタ3
3,34は、それぞれ上位２ビットをマスクして14ビットカ
ウンタとして動作する。第３図は４チャネル独立動作の
場合のメモリマップを示す図である。各チャネルのデー
タは、共にアドレス0000H（Ｈは数値が16進数であるこ
とを示す符号）から4000Hの範囲にそれぞれ格納され
る。

書込みアドレスカウンタ33の初期値と、読出しアドレ
スカウンタ34の初期値は、トリガポイントに対するゲー
トの時間差に対応する分（ここではα個のデータ分とす
る）だけずらしてある。

マルチゲートトリガのタイムチャートを第４図に示
す。同図の（イ）はリード／ライト（R/W）信号で、LOW
レベルのとき（ライトのとき）は書込みアドレスカウン
タ33の出力により指定されるアドレスにデータが書き込
まれ、HIGHレベルのとき（リードのとき）は書き込んだ
データよりα個以前のデータが読み出される。ウインド
ウコンパレータ37では所定の範囲の内か外かを判別し、
その結果ゲート通過判定信号MGを出力する。

トリガ検出回路４は、このゲート通過判定信号MGが出
力されている間に、入力信号がトリガ入力の所定の電位
（トリガレベル）を横切ったときのみトリガを有効とし
てトリガ信号を発生する。このトリガ信号はバス６を介
してCPU5に検出される。

（２）１チャネルロングメモリ化の場合 各チャネルの書込みおよび読出しアドレスカウンタ3
3,34は16ビットカウンタとして動作する。第５図は１チ
ャネルロングメモリ時の場合のメモリマップであり、各
チャネルのデータ格納範囲はアドレスのオーバーラップ
がないように振り分けられている。

第１チャネルから第４チャネルまでの各書込みコント
ローラ34は、各書込みアドレスカウンタ33からの上位２
ビットの値がそれぞれ（0,0），（0,1），（1,0），
（1,1）のときのみイネーブルとなるように設定してお
く。これにより、第１チャネルの入力データはアドレス
が0000H〜3FFFHまでは第１チャネルのデータメモリに、
4000H〜7FFFHまでは第２チャネルのデータメモリに、80
00H〜BFFFHまでは第３チャネルのデータメモリに、C000
H〜FFFFHまでは第４チャネルのデータメモリにそれぞれ
書き込まれる。

コンパレータコントローラ36も書込みコントローラ34
と同様に設定しておく。

第６図は読出し時のタイムチャートである。各チャネ
ルのデータメモリ32は、読出しの際には読出しアドレス
カウンタ36の上位２ビット（RA15,RA14）の状態に無関
係に下位14ビットで決まるアドレスの内容を出力する。
したがって、ウインドウコンパレータ37へ出力する読出
し制御信号のパターンは（0,0），（0,1），（1,0），
（1,1）の４つの領域で同じになる。

しかしこの場合、例えば第１チャネルのデータメモリ
32に対しては、取り込んだデータに対するウインドウコ
ンパレータ37の出力は、上位２ビット（RA15,RA14）が
（0,0）のときのみ有効とする必要がある。そこで第６
図の（ハ），（ニ）に示すように、コンパレータコント
ローラ36の出力がイネーブルのときのみウインドウコン
パレータ37の出力信号を有効にすることにより、正しい
ゲート通過判定信号を得ることができる。

このようにカウンタのアドレス範囲を基にしてゲート
通過判定信号を制御することにより、入力チャネル限
定、ロングメモリ化の場合のマルチゲートトリガ方式を
実現することができる。

＜発明の効果＞ 以上詳細に説明したように、本発明によれば、各チャ
ネルのAD変換データを任意のチャネルのデータメモリに
振り分けて格納するように選択することのできるデータ
セレクタと、各チャネルのメモリ長の入力チャネル数倍
のカウント範囲を持つプログラマブルな書込みおよび読
出し用のアドレスカウンタと、データの書込みおよび読
出しアドレスをカウンタの任意の範囲に限定することの
できる書込みコントローラおよびコンパレータコントロ
ーラとを備えることにより、データメモリから読出した
データを基にしたゲート通過判定信号を予め設定したア
ドレス範囲のときのみ有効とし、入力をチャネル限定し
てロングメモリ化したときのマルチゲートトリガ方式を
実現することができる。

【図面の簡単な説明】

第１図は本発明に係るデジタルオシロスコープの一実施
例を示す要部構成図、第２図はデータメモリ装置の詳細
を示す構成図、第３図は４チャネル独立動作の場合のメ
モリマップを示す図、第４図は４チャネル独立動作の場
合のタイムチャート、第５図は１チャネルロングメモリ
時の場合のメモリマップを示す図、第６図は１チャネル
ロングメモリ化の場合における読出し時のタイムチャー
ト、第７図および第８図はマルチゲートトリガ方式を説
明するための説明図である。 11,12,...1N……AD変換器 ２……データセレクタ 31,32,...3N……データメモリ装置 ４……トリガ検出回路、５……CPU ６……バス、31……レジスタ 32……データメモリ 33……書込みアドレスカウンタ 34……書込みコントローラ 35……読出しアドレスカウンタ 36……コンパレータコントローラ 37……ウインドウコンパレータ 38……ウインドウレファレンス

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力アナログ信号をデジタル信号に変換し
   て一旦データメモリに格納し、トリガ信号が発生したと
   きデータメモリに格納されたデジタルデータをCRT等の
   表示器に表示するようにしたデジタルオシロスコープで
   あって、前記トリガ信号は前記入力アナログ信号が所定
   のトリガレベルを横切って変化したとき、その時点より
   も所定の時間だけ過去に前記アナログ入力信号がある電
   圧範囲を通過したか否かにより有効か無効かが決められ
   るように構成されたデジタルオシロスコープにおいて、 複数のチャネルの入力アナログ信号をそれぞれ個別にデ
   ジタル変換する複数のAD変換器と、 このAD変換器の出力を順次または特定のチャネルのみに
   限定するように任意に選択して出力することのできるデ
   ータセレクタと、 前記データセレクタより与えられるデジタルデータを記
   憶するデータメモリと、書き込み時および読出し時のア
   ドレスを決定する書込みアドレスカウンタおよび読出し
   アドレスカウンタと、所定のアドレス範囲のみの書込み
   をイネーブルにする書込み制御信号を発生する書込みコ
   ントローラと、所定のアドレス範囲のみの読出しを有効
   とする読出し制御信号を発生するコンパレータコントロ
   ーラと、前記データメモリより読み出されたデータが所
   定のゲート範囲内にありかつ前記読出し制御信号がイネ
   ーブルのときのみゲート通過判定信号を出力するウイン
   ドウコンパレータより構成され、前記AD変換器の個数分
   だけ用意された同一構成のデータメモリ装置と、 前記入力アナログ信号およびゲート通過判定信号を受
   け、ゲート通過判定信号が入力されている間に入力アナ
   ログ信号が所定のトリガレベルを横切ったときトリガ信
   号を発生するトリガ検出回路と、 各部に必要な制御信号を与えると共に、波形表示のため
   に必要とする前記トリガ信号を受取る中央処理装置とを
   具備したことを特徴とするデジタルオシロスコープ。