JPS5835655A - メモリデバイス - Google Patents
メモリデバイスInfo
- Publication number
- JPS5835655A JPS5835655A JP13357181A JP13357181A JPS5835655A JP S5835655 A JPS5835655 A JP S5835655A JP 13357181 A JP13357181 A JP 13357181A JP 13357181 A JP13357181 A JP 13357181A JP S5835655 A JPS5835655 A JP S5835655A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- address
- bits
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来メモリデバイスは、各メモリ毎に特定の物理アドレ
スの領域に固定的に割り付けられていた。
スの領域に固定的に割り付けられていた。
そのため、論理アドレスと物理アドレスが一致しない時
には、メモリ管理用デバイスやソフトウェアによってア
ドレス変換テーブルを設けて、論理アドレスを物理アド
レスに変換していた。
には、メモリ管理用デバイスやソフトウェアによってア
ドレス変換テーブルを設けて、論理アドレスを物理アド
レスに変換していた。
本発明は、各メモリデバイスを固定的な物理アドレスに
割シ付けず、ＣＰＵからの指令によって特別な外部付加
回路なしにアドレス領域未割付のメモリデバイスに自動
的にアドレス領域を動的に割り付けたり、割り付けを解
除したりできるようにすることを目的としたものである
。
割シ付けず、ＣＰＵからの指令によって特別な外部付加
回路なしにアドレス領域未割付のメモリデバイスに自動
的にアドレス領域を動的に割り付けたり、割り付けを解
除したりできるようにすることを目的としたものである
。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は、本発明のメモリデバイスの構成を示す。第２
図は、上記のメモリデバイスを実際に使用するときの接
続図である。
図は、上記のメモリデバイスを実際に使用するときの接
続図である。
第２図のメモリデバイス ７−１ 、− 、７− ｍは
、第１図のメモリデバイス７にあたる。いま仮にこれら
のメモリデバイス ７−１．・、７−ｍは各々４にワー
ドの大きさのメモリセルを持つものとする。プログラム
の中で１例えば２０００番台（アドレスは１６進数表示
）のメモリを使用する宣言をすると、０２０部８−はア
ドレスバスＡＢに２×××（×ハネ定値、アドレスバス
ＡＢはこの場合ｎ＝４．に＝１６）という値を出力し、
このパスが十分安定したところで信号Ｓをオンにする。
、第１図のメモリデバイス７にあたる。いま仮にこれら
のメモリデバイス ７−１．・、７−ｍは各々４にワー
ドの大きさのメモリセルを持つものとする。プログラム
の中で１例えば２０００番台（アドレスは１６進数表示
）のメモリを使用する宣言をすると、０２０部８−はア
ドレスバスＡＢに２×××（×ハネ定値、アドレスバス
ＡＢはこの場合ｎ＝４．に＝１６）という値を出力し、
このパスが十分安定したところで信号Ｓをオンにする。
制御回路２は、このメモリデバイス７が現在アクティブ
かどうか゛（メモリ領域が割り付けられているか否か）
を示すフラグ１がたっているかどうかをフラグ１からの
出力信号Ｆによって知り、フラグ１がオフで、かつ信号
ＰＩがオフ、信号Ｓがオンになるとレジスタ３へ出力す
る信号ＲＥＧをオンにする。これと同時に７ラグ１を信
号ＳＦを通じてオンにする。レジスタ３には信号ＲＥＧ
がオンになるとアドレスバスＡＢの上位ｎピットが書き
込まれる。この時点で、このメモリデバイ１スフが２０
００番台のメモリ領域に割り付けられたことになる。そ
の後ＣＰＵ部８は、信号Ｓをオフにする。
かどうか゛（メモリ領域が割り付けられているか否か）
を示すフラグ１がたっているかどうかをフラグ１からの
出力信号Ｆによって知り、フラグ１がオフで、かつ信号
ＰＩがオフ、信号Ｓがオンになるとレジスタ３へ出力す
る信号ＲＥＧをオンにする。これと同時に７ラグ１を信
号ＳＦを通じてオンにする。レジスタ３には信号ＲＥＧ
がオンになるとアドレスバスＡＢの上位ｎピットが書き
込まれる。この時点で、このメモリデバイ１スフが２０
００番台のメモリ領域に割り付けられたことになる。そ
の後ＣＰＵ部８は、信号Ｓをオフにする。
メモリデバイス７に、あるメモリ領域が割シ付けられて
いると、そのメモリ領域をアクセスするとアドレスバス
ＡＢの上位ｎビットの内容とレジスタ３の内容が比較器
４で比較され、一致した場合に信号Ｃをオンにする。メ
モリアドレスデコーダ５は、信号Ｃがオンで７ラグ１が
オンの時にアドレスバスＡＢの下位（ｋ−ｎ）ビラトラ
デコードし、結果を信号ＳＭに出力する。メモリセル６
は信号Ｓ、 Ｍによってセレクトされたアドレスのメモ
リについてデータバスＤＢから書き込み、又はデータバ
スＤＢを通じて読み出しされる。書き込み、読み出しは
信号線Ｒｅａｄ ％信号線Ｗｒｉｔｅに同期して行なわ
れる。
いると、そのメモリ領域をアクセスするとアドレスバス
ＡＢの上位ｎビットの内容とレジスタ３の内容が比較器
４で比較され、一致した場合に信号Ｃをオンにする。メ
モリアドレスデコーダ５は、信号Ｃがオンで７ラグ１が
オンの時にアドレスバスＡＢの下位（ｋ−ｎ）ビラトラ
デコードし、結果を信号ＳＭに出力する。メモリセル６
は信号Ｓ、 Ｍによってセレクトされたアドレスのメモ
リについてデータバスＤＢから書き込み、又はデータバ
スＤＢを通じて読み出しされる。書き込み、読み出しは
信号線Ｒｅａｄ ％信号線Ｗｒｉｔｅに同期して行なわ
れる。
次に、メモリ領域を割り付けられたメモリセル６からメ
モリ領域割り付けを解除する手続きを記す。プログラム
で、例えば２０００番台のメモリはもう使用しないから
２０００番台のメモリ領域のメモリデバイスへの割シ付
けを解除するという指令を出すとする。０２０部８はア
ドレスバスＡＢに２×××という値を出力し、このバス
が十分安定したところで信号Ｒをオンにする。制御回路
２は、信号Ｒがオンになりかつ信号Ｃがオンになり、さ
らにフラグ１がオンであることを確かめた後、フラグ１
を信号ＲＦによってオフにする。これによって、このメ
モリデバイスは不便用状態になシ、メモリ領域の２００
０番台に該当するメモリがなくなることになる。
モリ領域割り付けを解除する手続きを記す。プログラム
で、例えば２０００番台のメモリはもう使用しないから
２０００番台のメモリ領域のメモリデバイスへの割シ付
けを解除するという指令を出すとする。０２０部８はア
ドレスバスＡＢに２×××という値を出力し、このバス
が十分安定したところで信号Ｒをオンにする。制御回路
２は、信号Ｒがオンになりかつ信号Ｃがオンになり、さ
らにフラグ１がオンであることを確かめた後、フラグ１
を信号ＲＦによってオフにする。これによって、このメ
モリデバイスは不便用状態になシ、メモリ領域の２００
０番台に該当するメモリがなくなることになる。
第２図において、メモリデバイス ７−１．・。
７−ｍ は、各々の信号ｐＩ、ＰＯ（即ち、ＰＩＩ。
・・・、ＰＩｍ（！：ＰＯＩ、・・・、ＰＯｍ）をカス
ケードに接続している。信号ＰＯは次段への許可信号の
意味を（５） 持つ。即ち、制御回路２は通常信号ｐｏをオフにしてい
るが、メモリ領域の割付は手続きにおいて信号Ｓがオン
状態の時に信号ＰＩはオンであるが、フラグ１がオンで
ある時のみ信号ＰＯをオンにする。つまり、メモリデバ
イス ７−１．・・・、７−ｍ はディノーチェインに
なっていて、このうちのひとつのメモリデバイスにある
メモリ領域を割り付けようとすると、優先順位−のよシ
高い現在不使用状態にあるメモリデバイスへ割り付けら
れることになる。
ケードに接続している。信号ＰＯは次段への許可信号の
意味を（５） 持つ。即ち、制御回路２は通常信号ｐｏをオフにしてい
るが、メモリ領域の割付は手続きにおいて信号Ｓがオン
状態の時に信号ＰＩはオンであるが、フラグ１がオンで
ある時のみ信号ＰＯをオンにする。つまり、メモリデバ
イス ７−１．・・・、７−ｍ はディノーチェインに
なっていて、このうちのひとつのメモリデバイスにある
メモリ領域を割り付けようとすると、優先順位−のよシ
高い現在不使用状態にあるメモリデバイスへ割り付けら
れることになる。
以上本発明によれば、メモリデバイスを固定の物理アド
レス領域に割シ付けるのではなく、動的に割り付けられ
ることになる。プログラムが使用するメモリの領域を宣
言し、また必要がなくなれば不使用の宣言をすることに
よりメモリデバイスへのメモリ領域の割り付けができる
。このことによシ、アドレスのデコーダを外部に付加す
る必要がなく、またメモリデバイスを所望のアドレス空
間に割シ付けるのにハードウェアを変更することなく柔
軟に行なえる。このメモリデバイスをキャラ（６） シュメモリとして用いれば、磁気ディスク等の２次メモ
リ媒体からプログラムをローディングしてくる際に、少
ない数のメモリデバイスをアドレス空間の必要な領域に
随時割り付けて使用できる。
レス領域に割シ付けるのではなく、動的に割り付けられ
ることになる。プログラムが使用するメモリの領域を宣
言し、また必要がなくなれば不使用の宣言をすることに
よりメモリデバイスへのメモリ領域の割り付けができる
。このことによシ、アドレスのデコーダを外部に付加す
る必要がなく、またメモリデバイスを所望のアドレス空
間に割シ付けるのにハードウェアを変更することなく柔
軟に行なえる。このメモリデバイスをキャラ（６） シュメモリとして用いれば、磁気ディスク等の２次メモ
リ媒体からプログラムをローディングしてくる際に、少
ない数のメモリデバイスをアドレス空間の必要な領域に
随時割り付けて使用できる。
具体的な例を掲げる。今、大きなプログラムが磁気ディ
スクに入っているとする。さし当って必要な部分を本発
明の構造を持つキャッシュメモリにローディングする。
スクに入っているとする。さし当って必要な部分を本発
明の構造を持つキャッシュメモリにローディングする。
プログラムを実行してくると、これから必要なＥ０００
番地合がキャッンーメモリにロードされていないし、キ
ャッシュメモリはもはや空がない。この時にはキャッシ
ュメモリの中で当分扱わない領域が２０００番台であっ
たとすると２０００番台を磁気ディスクにストアし、今
まで２０００番台に使用していたメモリデバイスに、５
０００番台のプログラムを磁気ディスクからローディン
グしてきて、このメモリデバイスを５０００番台のメモ
リ領域に割り付けて再びゾログラムの実行を開始する訳
である。こうすれば、アドレスの変換テーブルの使用等
の手段を用いることなく簡単にメモリのアドレス空間へ
の動的配置が可能となる。
番地合がキャッンーメモリにロードされていないし、キ
ャッシュメモリはもはや空がない。この時にはキャッシ
ュメモリの中で当分扱わない領域が２０００番台であっ
たとすると２０００番台を磁気ディスクにストアし、今
まで２０００番台に使用していたメモリデバイスに、５
０００番台のプログラムを磁気ディスクからローディン
グしてきて、このメモリデバイスを５０００番台のメモ
リ領域に割り付けて再びゾログラムの実行を開始する訳
である。こうすれば、アドレスの変換テーブルの使用等
の手段を用いることなく簡単にメモリのアドレス空間へ
の動的配置が可能となる。
第１図は、本発明の基本構成を示す図、第２図は、本発
明のメモリデバイスを実際に使用したシステムを表わす
図である。 °１・・・フラグ、２・・・制御回路、３・・・レノス
タ、４・・・比較器、５・・・メモリアドレスデコーダ
、６・・・メモリセル、７．７−１〜７−ｍ・・・メモ
リデバイス、８・・・ＣＰＵ部、ＡＢ・・・アドレスバ
ス、ＤＢ・・・データ＋−竜〜）醪々瞥 バス。 （１）に
明のメモリデバイスを実際に使用したシステムを表わす
図である。 °１・・・フラグ、２・・・制御回路、３・・・レノス
タ、４・・・比較器、５・・・メモリアドレスデコーダ
、６・・・メモリセル、７．７−１〜７−ｍ・・・メモ
リデバイス、８・・・ＣＰＵ部、ＡＢ・・・アドレスバ
ス、ＤＢ・・・データ＋−竜〜）醪々瞥 バス。 （１）に
Claims (1)
- メモリがアクティブ状態であるか否かを示すフラグとし
て用いるフリ、ｆフロツノと、アドレスバスまたはデー
タバスからの入力ｎビットを取り込むレゾスタナ、上記
レジスタの内容とアドレスバスＱ上位Ｌビットの内容を
比較し一致した時にメモリ選択信号を出力する比較器と
、上記メモリ選択信号と前記フリノア０フロ、ブの内容
とアドレスバスにビットのうち下位（ｋ−ｎ）ビットと
を入力とし、メモリアドレスをデコードするメモリアド
レスデコーダと、上記メモリアドレスデコーダからの出
力をアドレスセレクト信号として受は取るメモリセル部
と、前記フリ、ゾフロッゾがオフである時にＣＰＵから
のセット信号とデバイス外部からのメモリ使用許可入力
信号とが入力されると、前記レジスタへデータセットの
タイミング信号を出力すると共に前記フリ、ゾフロ、グ
をオンにし、また前記フＩＪ、７’フロッゾがオンであ
る時にＣＰＵからのリセット信号と前記メモリ選択信号
とが共に入力されると前記フリツプフロツプをオフにし
、また上記フリ、グフロツノがオンである時に上記セン
ト信号と上記メモリ使用許可入力信号とが共に入力され
た時にのみ、デバイス外部への出力であるメモリ使用許
可出力信号を出力する制御回路とからなることを特徴と
するメモリゾ・ぐイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13357181A JPS5835655A (ja) | 1981-08-26 | 1981-08-26 | メモリデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13357181A JPS5835655A (ja) | 1981-08-26 | 1981-08-26 | メモリデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835655A true JPS5835655A (ja) | 1983-03-02 |
Family
ID=15107915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13357181A Pending JPS5835655A (ja) | 1981-08-26 | 1981-08-26 | メモリデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835655A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112454U (ja) * | 1984-12-25 | 1986-07-16 | ||
| JPH0212293U (ja) * | 1988-07-05 | 1990-01-25 | ||
| JPH02138944A (ja) * | 1989-10-16 | 1990-05-28 | Nisshin Flour Milling Co Ltd | 多孔性養魚飼料の吸油性改良法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814588A (ja) * | 1981-06-24 | 1983-01-27 | ハンス・リスト | 圧電素子備え込み器具 |
-
1981
- 1981-08-26 JP JP13357181A patent/JPS5835655A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814588A (ja) * | 1981-06-24 | 1983-01-27 | ハンス・リスト | 圧電素子備え込み器具 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112454U (ja) * | 1984-12-25 | 1986-07-16 | ||
| JPH04432Y2 (ja) * | 1984-12-25 | 1992-01-08 | ||
| JPH0212293U (ja) * | 1988-07-05 | 1990-01-25 | ||
| JPH02138944A (ja) * | 1989-10-16 | 1990-05-28 | Nisshin Flour Milling Co Ltd | 多孔性養魚飼料の吸油性改良法 |
| JP2589827B2 (ja) * | 1989-10-16 | 1997-03-12 | 日清製粉株式会社 | 多孔性養魚飼料の吸油性改良法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1152212A (en) | Main storage configuration control system | |
| JPS6250861B2 (ja) | ||
| JPS5835655A (ja) | メモリデバイス | |
| JPH07302254A (ja) | マイクロコンピュータシステム | |
| JPS60189561A (ja) | メモリアクセス制御方式 | |
| JPH07191905A (ja) | 情報処理装置 | |
| JPS60205644A (ja) | メモリアドレス拡張方式 | |
| JP2600376B2 (ja) | メモリ制御装置 | |
| US5991212A (en) | Semi-conductor integrated circuit device having an external memory and a test method therefor | |
| JP2000347929A (ja) | メモリｉｃ | |
| JPH05191877A (ja) | 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出アクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 | |
| JPH06231072A (ja) | マイクロコンピュータ | |
| JPH07325757A (ja) | 記憶管理装置 | |
| JPS60114954A (ja) | 超小形計算機 | |
| JPS58179977A (ja) | メモリ制御装置 | |
| JPS6249459A (ja) | マイクロプロセツサにおけるメモリバンクの切り換え方式 | |
| JPH0444148A (ja) | アドレス割当て装置 | |
| JPH04167160A (ja) | 情報処理装置 | |
| JPH04256056A (ja) | コンピュータシステム | |
| JPH0358250A (ja) | 記憶装置 | |
| JPS63159966A (ja) | シングルチツプマイクロコンピユ−タ | |
| JPH04361331A (ja) | 半導体集積回路 | |
| JPH01102664A (ja) | 初期プログラムロード方式 | |
| JPH04344934A (ja) | マイクロプログラム制御装置 | |
| JPS62226345A (ja) | 入出力メモリアクセス用ｌｓｉ |