JPH01149135A - メモリ管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ管理方式に関し、より詳細には、ビン
数の比較的少ないチップ（マイクロプロセッサ）を用い
て複数のチップ（外部メモリ）に対しメモリアクセスを
行う場合のメモリ管理技術に関する。

〔従来の技術、および発明が解決しようとする問題点〕

特定用途用に対応化されたマイクロプロセッサは、汎用
のマイクロプロセッサに比べ、その処理の内容がそれ程
多岐に亘っていないので、比較的少ないビン数で所要の
機能を実現することができる。ところがその反面、複数
の外部メモリを管理する場合にはメモリアクセスに使用
できるビン数が少ないため、アクセス可能なアドレス空
間が限定されるという不都合がある。

しかしながら、ハードウェア上の簡素化および回路規模
の縮小化に対する昨今の要望とあいまって、このような
ビン数の少ないチップを種々の回路、装置等において用
いた場合でも、出来ることならアドレス空間を拡張して
使いたいという要望がある。従来知られているメｉす管
理方式の一例として、マイクロプロセッサ内の特定のア
ドレスを用いて外部のハードウェアを制御し、それによ
って複数のメモリのアドレス空間、すなわちバンクの切
換を行うようにした方式がある。

この方式の一例が第５図に示される。第５図の例示は、
２つのメモリ領域（バンク）ＡおよびＢを切換える場合
を示している。従来の方式ではバンク毎にタスク管理を
行い使用するのが一般的であったので、例えばメインル
ーチンをバンクＡに置き、更に別の複数のサブルーチン
をバンクＢに置くと、このサブルーチンを自由にコール
（ＣＡＬＬ）するのは困難であった。これを行うために
は、第５図に示されるように各処理■、■の終わりのア
ドレスの部分に「バンク切換命令」をプログラムしてお
く必要がある。

ところがこの方式では、バンクＡにおいて処理■を実行
した後、アドレスｒ１０００Ｊにおいてバンク切換を行
うと、バンク切換後のバンクＢにおける実行アドレスは
、バンク切換時点で処理を実行していた元のバンクＡの
アドレスの次のアドレスｒｌｏ０１Ｊにならざるを得な
い。従って、メモリ領域上に各処理をプログラムする場
合にプログラム配置上の自由度に欠けるという問題があ
った。

また、行うべき処理がプログラムされていない無駄なメ
モリ領域がバンク切換命令の前後で必然的に存在する（
例えばバンクＢにおけるアドレスｒ００００Ｊ　Ｊ〜ｒ
ｌ　Ｏ００Ｊの部分）ので、メモリ空間を有効に利用す
るという観点から好ましいとは言えなかった。

さらに、ハードウェア上の切換動作がソフトウェア上の
切換命令実行中に行われる可能性があり、それによって
マイクロプロセッサが暴走状態になる危険性があった。

これを回避するためには、通常、バンク切換命令の後に
ｒＮｏ　０Ｐｅｒａｔｉｏｎ命令」を追加する必要があ
り、あるいは外部ハードウェア上で実行タイミング管理
等の配慮を払う必要があり、これは、上述したメモリ空
間の有効利用という観点から好適な方法とは言えない。

本発明の主な目的は、上述した従来技術における問題点
に鑑み、比較的簡易な構成で、有限のアドレス空間を可
能な限り拡張して利用することができるメモリ管理方式
を提供することにある。

本発明の他の目的は、メモリ領域上においてプログラム
配置に自由度を与え、アドレス空間の切換時にマイクロ
プロセッサ等の処理装置が暴走する可能性を皆無にする
ことができるメモリ管理方式を提供することにある。

〔問題点を解決するための手段〕

本発明によれば、Ｎ個の外部メモリと、内部メモリ及び
プログラムカウンタを有し、該プログラムカウンタによ
るアドレス更新に基づき前記外部メモリに書込まれたプ
ログラムに従って処理を実行する処理装置と、該処理装
置の処理実行中における特定のアドレスを検出してパル
スを出力するアドレス検出手段と、該アドレス検出手段
から出力されたパルスに応答して所定値からカウントア
ンプまたはカウントダウンを行い、Ｎ番目のパルスに応
答して該所定値に戻るようカウント動作を行うカウンタ
とを具備し、該カウンタの内容に応じて前記Ｎ個の外部
メモリから任意の１個を選択するようにしたことを特徴
とするメモリ管理方式が提供される。

〔作　用〕

上述した構成によれば、成る外部メモリのアドレス空間
に対して処理装置が所定の処理を行なっている過程にお
いて、特定のアドレスに到達した時点でカウンタが１ず
つカウントアツプまたはカウントダウンを行い、それに
よって次の外部メモリが自動的に選択されるようになっ
ている。つまり、カウンタの内容に応じてＮ個の外部メ
モリが順次選択され、処理装置からのメモリアクセスが
可能となるようになっている。

このように本発明のメモリ管理方式は、比較的簡易構成
でありながら、有限のアドレス空間を拡張して利用可能
とするものである。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述する実施例を
用いて説明する。

〔実施例〕

第１図には本発明のメそり管理方式を実現するだめの装
置の一実施例の構成がブロック的に示される。

第１図において、１〜７はそれぞれメモリ領域（以下、
バンクと称する）であって、それぞれ同じ容量を有して
いる。各バンクは例えば１６ビツトのアドレスバスＡＤ
ＢおよびデータバスＤＢを介してマイクロプロセッサ１
０に接続されており、このマイクロプロセッサ１０は後
述のデータメモリ　（内部ＲＡＭ）１１とプログラムカ
ウンタ１２を内蔵している。

プログラムカウンタ１２は、外部メモリのバンク１〜７
の中のいずれか１つに書込まれたプログラムに従ってマ
イクロプロセッサ１０が所定の処理を実行中にそのアド
レスの更新を行う機能を有しており、例えば最終アドレ
スに達すると自動的に最初のアドレス、すなわち０番地
に戻るようになっている。

アドレスバスＡＤＢには第１バンク１〜第７ハンク７と
並列にアドレスデコーダ８が接続され、このアドレスデ
コーダ８は、マイクロプロセッサ１０における処理が特
定のアドレス（本実施例では最終アドレス）に達したこ
とを検知してクロックパルスＣＬＫを出力する機能を有
している。この場合の検知は、前述のプログラムカウン
タ１２の最終アドレスから最初のアドレスへの更新動作
時に行われる。

９はカウンタであって、本実施例では、アドレスデコー
ダ８から出力されたクロックパルスＣＬＫの立下がりに
応答してその内容を＋１ずつカウントアツプし、そのカ
ウントされた内容に応じて、第１パンク１〜第７バンク
７に対して順次制御信号ＣＥＩ〜ＣＥ７を供給する機能
を有している。従って、カウンタ９のカウントアツプは
特定アドレスからその次のアドレスへ変化するタイミン
グで行われる。各バンクは、それぞれに対応の制御信号
ＣＥＩ〜ＣＩＥ７に応答して順次「選択」状態となり、
マイクロプロセッサ１０からメモリアクセスされ得る状
態となる。カウンタ９の内容は、リセット状態すなわち
初期状態においては「１」であり、１番目のクロックパ
ルスＣＬＫが入力された時点で「２」となり、以降同様
にして６番目のクロックパルスＣＬＫが入力された時点
で「７」となり、７番目のクロックパルスＣＬＫが入力
された時点で初期値ｒｌＪに戻るようになっている。従
って、アドレスデコーダ８からクロックパルスＣＬＫが
７個出力される毎に、７個のバンク１〜７が繰り返し順
次選択されることになる。

１３は周知のパワー・オン・リセット回路であって、ス
イッチＳＷの操作に基づくシステム電源の投入時すなわ
ち電圧の立上がり時に、マイクロプロセッサｌＯおよび
システム内の各回路（図示の例ではカウンタ９）に対し
てリセット信号ＲＳＴを供給する機能を有している。こ
の場合、リセット信号Ｒ５Ｔは、パワー・オン・リセッ
ト回路１３内の積分回路等の作用により、電圧の立上が
り開始時から所定時間だけ遅延した時点で出力されるよ
うになっている。

第４図には前述したデータメモ１月１に格納されている
本発明に係るデータの内容例が示される。

図中、ＦＡＩは戻り（ＲＥＴＵＲＮ）アドレスを規定し
、該ＲＥＴＵＲＮアドレスは、７個のバンク１〜７のう
ちいずれのバンクを指定するかを表わすデータ（バンク
Ｎｏ、）と該バンク内の分岐元アドレス（以下ＣＡＤＤ
で表わす）データとからなっている。　　ＰＢＩは各バ
ンクに規定されている実行用プログラムすなわちサブル
ーチンに特有の識別データを規定し、この場合にはサブ
ルーチン番号（ＳＵＢ、Ｎｏ、）を規定している。なお
、ＳＵＢ、Ｎｏ、・０という状態は実行用プログラムの
実行が終了した状態を指す。以下同様にして、ＲＥＴＵ
ＲＮアトＬ／　スＰＡ２およびＳＵＢ、Ｎｏ、ＰＯ２（
７）組合せのデータが格納されるようなされている。

次に、第１図装置を用いてメモリ管理を行う場合の動作
について、第２図および第３図を参照しながら説明する
。なお、第２図は第１図装置におけるプロセッサの本発
明に係る処理のフローチャートを示し、第３図は第１図
装置によるメモリ管理方式の概念を示す。

リセット解除後は第６図に示すバンクｌ内の制御プログ
ラムが実行される。ステップ４１ではリセット解除後で
ある旨を示すフラグをチエツクし、リセット解除直後（
フラグがセットされている）の場合、イニシャルプログ
ラム（ステップ４３）ヲ実行してステップ４４へ移る。

このとき前記フラグもリセットされる。また、ステップ
４１でリセット解除直後でなければバンクｌにおける制
御用プログラムＣ０ＮＴが実行される（ステップ４２）
。

ステップ４４では、通常の処理Ａが実行される。

処理“Ａ”の中では、目的処理を実現するため１〜７バ
ンク内にある複数個のサブルーチン（実行用プログラム
）を呼び出す。

尚、同一バンク内に存在するサブルーチンの呼び出しに
おいては通常のサブルーチン呼び出しに従って行われる
が他のバンク内に存在するサブルーチンを呼び出す場合
は次のような方法に従って行われる。まず、データメモ
リ１１内の最後に書込まれたＳＵＳ、Ｎｏ、　とＲＥＴ
ＩＪＲＮ　７’ドＬ、スの後（７）ＳＵＢ、Ｎｏ。

とＲＥＴＵＲＮアドレスにそれぞれ呼び出すサブルーチ
ンの５ＩＩＳ、ＮＯ，とＲＥＴＵＲＮアドレスを書き込
み、その後″ＥＮＤ″アドレスへのジャンプにより次の
バンク（バンク２）が指定されて、以後各バンクに格納
された制御用プログラムＣ０ＮＴによって、指定された
サブルーチンが実行される。バンク２以降のそれぞれに
格納されたプログラムのフローチャートを第２図に示す
。

以下、第２図を参照し説明する。まずステップ２１では
プロセッサ１０は、制御用プログラムＣ０ＮＴを起動さ
せる。

これによってステップ２２では最後に書き込まれたＳＵ
Ｂ、　Ｎｏ、＝０　（ＹＥＳ）か　否（ＮＯ）かの判定
を行い、判定がＹＥＳの場合にはステップ３１に飛び、
判定がＮ。

の場合にはステップ２３に進む。ステップ２３ではＳＵ
Ｂ、Ｎｏ、が当該バンクの制御用プログラムＣ０ＮＴに
登録されている（Ｙｔ！Ｓ）か否（ＮＯ）かの判定を行
い、判定がＹＥＳの場合にはステップ２４に進み、判定
がＮＯの場合にはステップ２７に飛ぶ。

ステップ２４ではその登録されているＳＵＢ、Ｎｏ、を
コール（ＣＡＬＬ）　Ｌ、、次のステップ２５では該Ｓ
ＵＢ、Ｎｏ。

に対応するプログラムを実行する。このプログラムを実
行した後、ステップ２６においてデータメモリ１１内の
該ＳＵＢ、Ｎｏ、を０にクリアする。

ステップ２７では最終アドレス、つまりＥＮＤにジャン
プさせる。この時、アドレスデコーダ８は最終アドレス
に到達したことを検知してクロックパルスＣＬＫを出力
する。これによってカウンタ９の内容が＋１カウントア
ツプされ、それまで選択状態にあったバンクが第２バン
クであったとするならば、該カウンタ９は、制御信号と
して今までのＣＨ２の代わりにＣＨ２を出力する。これ
によって次のバンク、すなわち第３バンクが選択される
（ステップ２８および第３図参照）。以降、ステップ２
１に戻り、上述のプロセスを繰り返す。

一方、ＳＵＢ、Ｎｏ、・０の場合にはステップ３１にお
いて、最新のＲＥＴＵＲＮアドレス（バンクＮｏ、　　
十指定アドレス）が当該バンクを指示している（ＹＥＳ
）か否（ＮＯ）かの判定を行い、判定がＹＥＳの場合に
はステップ３２に進み、判定がＮＯの場合にはステップ
２７に飛ぶ。ステップ３２では戻りアドレス、すなわち
ＣＡＤＤを次のアドレスＣＡＤＤ＋１にしく第３図の第
１バンクｌを参照）、さらにステップ３３でそのアドレ
スＣＡＤＤに対してジャンプし、呼び出されたアドレス
の次のアドレスから通常処理に移る。この様な処理をく
り返し、処理“Ａ”が遂行されていく。

尚、通常処理に移る際にデータメモリＩｌ内の該ＳＵＢ
、Ｎｏ、とＲＥＴ［ＩＲＮアドレスは消却され、以後、
その１つ前に書込まれたＳＵＢ、Ｎｏ、　　とＲＥＴｔ
ｌＲＮアドレスが最新のデータとして扱われる。第３図
の例示は最初に選択されるバンクが第１バンク１である
場合を示すものであるが、これは、カウンタ９の初期値
ｒｌＪを適宜別の値に設定することにより容易に優先順
位を変えることができる。第１図の構成に示されるよう
に、本実施例では比較的簡易構成で、限られたアドレス
空間を拡張して利用することが可能となる。

また、複数のバンクを順次切り換えるための制御は、従
来形（第５図参照）のようにソフトウェア上の処理に基
づいて行われるのではなく、マイクロプロセッサの外部
に設けたカウンタの内容に基づいて行われるようになっ
ている。従って、メモリ領域上においてプログラムの配
置に自由度を与えることができると共に、バンク切換時
にマイクロプロセッサが「暴走状態」になる可能性を無
くすことができる。

上述した実施例ではマイクロプロセッサ１０　（７）　
外部にアドレスデコーダ８を設け、該デコーダによりマ
イクロプロセッサの処理実行中における最終アドレスの
検知を行い、それに基づきクロックパルスＣＩＪを発生
させてカウンタ９に供給するような構成を採ったが、そ
れに限らず、例えばマイクロプロセッサ内にアドレスデ
コーダと同様の機能を持たせることにより該デコーダを
不要とした構成を採ることも可能である。

この場合の構成例は第１図に破線で示される。

すなわち、マイクロプロセッサ１０に制御用端子１４を
設け、マイクロプロセッサが処理を実行中に最終アドレ
スに到達した時点で該制御用端子１４にパルスＣＬＫ”
を出力するように構成すればよい。但し、この機能は、
マイクロプロセッサ内部のプログラムカウンタ１２のキ
ャリー又はボロー出力をそのまま使用することができる
ので、アドレスデコーダ８を設ける必要がなく、構成が
非常に節単になる。

また、上述した実施例ではカウンタ９としてアップカウ
ンタを用いた場合について説明したが、これは、ダウン
カウンタを用いても同様の作用および効果を得ることが
できる。ただしこの場合、カウンタは、リセット状態す
なわち初期状態においてはカウンタ内容が「７」であり
、この時制御信号ＣＥＩを出力し、１番目のクロックパ
ルスＣＬＫが入力された時点でカウンタ内容が「６」と
なって制御信号ＣＥ２を出力し、以降同様にして６番目
のクロックパルスＣＬＫが入力された時点でカウンタ内
容がｒＮとなって制御信号ＣＥ７を出力し、７番目のク
ロックパルスＣＩＪが入力された時点でカウンタ内容が
元の初期値「７」に戻り、再び制御信号ＣＥＩを出力す
るようになっている。

〔発明の効果〕

以上説明したように本発明のメモリ管理方式によれば、
比較的節易なハードウェア構成で、有限のアドレス空間
を可能な限り拡張して利用することができると共に、メ
モリ領域上においてプログラム配置に自由度を与え、ア
ドレス空間の切換時にマイクロプロセッサ等の処理装置
が暴走する可能性を無くすことができる。

【図面の簡単な説明】

第１図は本発明のメモリ管理方式を実現するための装置
の一実施例の構成を示すブロック図、第２図は第１図装
置におけるプロセッサの本発明に係る処理を説明するた
めのフローチャート、第３図は第１図装置によるメモリ
管理方式を説明するための図、 第４図は第１図におけるデータメモリに格納されている
本発明に係るプログラムを示す図、第５図は従来形にお
けるメモリ管理方式を説明するための図、 第６図は第１バンク内の処理を説明するためのフローチ
ャート、 である。 （符号の説明） １〜７・・・外部メモリ　（バンク）、８・・・アドレ
スデコーダ、 ９・・・カウンタ、 １０・・・処理装置（マイクロプロセッサ）、１１・・
・内部メモリ、 １２・・・プログラムカウンタ、 １４・・・制御用端子。

Claims (1)

1. 【特許請求の範囲】 １、Ｎ個の外部メモリと、内部メモリ及びプログラムカ
   ウンタを有し、該プログラムカウンタによるアドレス更
   新に基づき前記外部メモリに書込まれたプログラムに従
   って処理を実行する処理装置と、該処理装置の処理実行
   中における特定のアドレスを検出してパルスを出力する
   アドレス検出手段と、該アドレス検出手段から出力され
   たパルスに応答して所定値からカウントアップまたはカ
   ウントダウンを行い、Ｎ番目のパルスに応答して該所定
   値に戻るようカウント動作を行うカウンタとを具備し、
   該カウンタの内容に応じて前記Ｎ個の外部メモリから任
   意の１個を選択するようにしたことを特徴とするメモリ
   管理方式。 ２、前記Ｎ個の外部メモリの各個は、それぞれのメモリ
   領域に格納される予め設定された識別データを有する制
   御用プログラムと、前記識別データによって各々が指定
   される実行用プログラムとを有し、 前記処理装置は、処理を他の外部メモリに格納された実
   行プログラムに移行する際に、前記処理において移行先
   の実行用プログラムを示す前記識別データを表わすデー
   タを内部メモリに格納して前記特定アドレスに分岐する
   ことで前記カウンタによって選択された外部メモリに移
   行し、移行先の外部メモリに格納された制御用プログラ
   ムによって前記識別データに該当する実行用プログラム
   が当該外部メモリに存在するかを判断し、存在するなら
   ば該当する実行用プログラムを実行させ、存在しないな
   らば前記特定のアドレスに分岐されるようにして成るこ
   とを特徴とする特許請求の範囲第１項記載のメモリ管理
   方式。 ３、前記特定のアドレスは最終アドレスであることを特
   徴とする特許請求の範囲第１項記載のメモリ管理方式。 ４、前記アドレス検出手段はアドレスバスの信号をデコ
   ードすることによって特定のアドレスを検出するよう構
   成されることを特徴とする特許請求の範囲第１項記載の
   メモリ管理方式。 ５、前記アドレス検出手段は前記プログラムカウンタの
   キャリーまたはボロー出力によって特定のアドレスを検
   出するよう構成されることを特徴とする特許請求の範囲
   第３項記載のメモリ管理方式。