JPH09311845A - Ｄｓｐ信号処理装置及び信号処理方法 - Google Patents
Ｄｓｐ信号処理装置及び信号処理方法Info
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- JPH09311845A JPH09311845A JP15153096A JP15153096A JPH09311845A JP H09311845 A JPH09311845 A JP H09311845A JP 15153096 A JP15153096 A JP 15153096A JP 15153096 A JP15153096 A JP 15153096A JP H09311845 A JPH09311845 A JP H09311845A
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- program
- program selection
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Abstract
(57)【要約】
【課題】 ＤＳＰの数を制限することなくＤＳＰへロー
ドするプログラムを記憶するためのＲＯＭの数を減らす
ことにより部品実装面積を減少させると共に、コストを
も低く抑えることができるＤＳＰ並列信号処理装置を提
供する。 【解決手段】 目的のプログラムを読み込んで実行する
ためのデジタルシグナルプロセッサ（ＤＳＰ）を複数有
するＤＳＰ信号処理装置であって、複数のプログラムを
格納して１つのバスラインを介して上記複数のプログラ
ムを上記複数のＤＳＰへ供給するための記憶手段と、上
記各ＤＳＰのイネーブルおよびディスイネーブルを制御
するためのリセット制御手段と、上記リセット制御手段
によってイネーブル状態とされたＤＳＰが目的のプログ
ラムを読み込むためのプログラム選択信号を発生するた
めのプログラム選択制御手段とを具備する構成となって
いる。
ドするプログラムを記憶するためのＲＯＭの数を減らす
ことにより部品実装面積を減少させると共に、コストを
も低く抑えることができるＤＳＰ並列信号処理装置を提
供する。 【解決手段】 目的のプログラムを読み込んで実行する
ためのデジタルシグナルプロセッサ（ＤＳＰ）を複数有
するＤＳＰ信号処理装置であって、複数のプログラムを
格納して１つのバスラインを介して上記複数のプログラ
ムを上記複数のＤＳＰへ供給するための記憶手段と、上
記各ＤＳＰのイネーブルおよびディスイネーブルを制御
するためのリセット制御手段と、上記リセット制御手段
によってイネーブル状態とされたＤＳＰが目的のプログ
ラムを読み込むためのプログラム選択信号を発生するた
めのプログラム選択制御手段とを具備する構成となって
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、非常に多くのチャ
ネルに分割された周波数分割多重化方式による無線デー
タ伝送におけるデジタルシグナルプロセッサ（ＤＳＰ）
による信号処理装置に関し、特に、上記ＤＳＰの数を制
限することなくＤＳＰへロードするプログラムを記憶す
るためのＲＯＭの数を減らすことにより部品実装面積を
減少させると共に、コストをも低く抑えることができる
ＤＳＰ並列信号処理装置に関する。
ネルに分割された周波数分割多重化方式による無線デー
タ伝送におけるデジタルシグナルプロセッサ（ＤＳＰ）
による信号処理装置に関し、特に、上記ＤＳＰの数を制
限することなくＤＳＰへロードするプログラムを記憶す
るためのＲＯＭの数を減らすことにより部品実装面積を
減少させると共に、コストをも低く抑えることができる
ＤＳＰ並列信号処理装置に関する。
【０００２】
【従来の技術】近年、無線データ伝送においては、周波
数の有効利用のために、非常に多くのチャネルに分割さ
れた周波数分割多重化方式が用いられる様になって来て
いる。上記周波数分割多重化方式においては、データ伝
送速度の高速化によって、信号処理に用いることができ
る時間が短くなってきており、この様なことから、複数
のデジタルシグナルプロセッサ（ＤＳＰ）による並列信
号処理が必要となってきている。従来、この様なＤＳＰ
の並列信号処理装置の構成としては、図４に示すよう
に、Ｎ個のＤＳＰ１と、Ｎ個のＲＯＭ２が１対１に対応
して設けられ、上記個々のＤＳＰ１は対応するＲＯＭ２
から個々のＤＳＰ１のためのプログラムを読み込み（ロ
ードし）、入力信号に対して上記プログラムに従って所
定の処理を行い、個々のＤＳＰをシリアル通信で結び、
上記処理結果を出力する様にしていた。
数の有効利用のために、非常に多くのチャネルに分割さ
れた周波数分割多重化方式が用いられる様になって来て
いる。上記周波数分割多重化方式においては、データ伝
送速度の高速化によって、信号処理に用いることができ
る時間が短くなってきており、この様なことから、複数
のデジタルシグナルプロセッサ（ＤＳＰ）による並列信
号処理が必要となってきている。従来、この様なＤＳＰ
の並列信号処理装置の構成としては、図４に示すよう
に、Ｎ個のＤＳＰ１と、Ｎ個のＲＯＭ２が１対１に対応
して設けられ、上記個々のＤＳＰ１は対応するＲＯＭ２
から個々のＤＳＰ１のためのプログラムを読み込み（ロ
ードし）、入力信号に対して上記プログラムに従って所
定の処理を行い、個々のＤＳＰをシリアル通信で結び、
上記処理結果を出力する様にしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記図
４に示したＤＳＰ並列信号処理装置においては、ＤＳＰ
１の数と同数のＲＯＭ２を用意しなければならず、その
結果、コストがかさむ、プリント基板上の部品実装面積
が増える等の問題点があった。また、図５に示す様に、
他の従来のＤＳＰ並列信号処理装置としては、複数のＤ
ＳＰ３のそれぞれが、複数のバスライン４を持つＲＯＭ
５に接続されているものがある。この従来のＤＳＰ並列
信号処理装置においては、個々のＤＳＰ３は、上記ＲＯ
Ｍ５から、上記複数のバスライン４を介して個々のＤＳ
Ｐ３のためのプログラムをロードし、入力信号に対して
上記プログラムに従って所定の処理を行ない、個々のＤ
ＳＰ３をシリアル通信で結び上記処理結果を出力してい
た。しかしながら、図５に示したＤＳＰ並列信号処理装
置においては、ＤＳＰ３の数に合わせてバスラインを設
けなければならないため、現在のＲＯＭの形態から考え
ると、ＤＳＰ３の数（すなわち図４のＮの数）が制限さ
れてしまう問題点があった。本発明は、上記事情に鑑み
てなされたものであって、ＤＳＰの数を制限することな
くＤＳＰへロードするプログラムを記憶するためのＲＯ
Ｍの数を減らすことにより部品実装面積を減少させると
共に、コストをも低く抑えることができるＤＳＰ並列信
号処理装置を提供することを目的とする。
４に示したＤＳＰ並列信号処理装置においては、ＤＳＰ
１の数と同数のＲＯＭ２を用意しなければならず、その
結果、コストがかさむ、プリント基板上の部品実装面積
が増える等の問題点があった。また、図５に示す様に、
他の従来のＤＳＰ並列信号処理装置としては、複数のＤ
ＳＰ３のそれぞれが、複数のバスライン４を持つＲＯＭ
５に接続されているものがある。この従来のＤＳＰ並列
信号処理装置においては、個々のＤＳＰ３は、上記ＲＯ
Ｍ５から、上記複数のバスライン４を介して個々のＤＳ
Ｐ３のためのプログラムをロードし、入力信号に対して
上記プログラムに従って所定の処理を行ない、個々のＤ
ＳＰ３をシリアル通信で結び上記処理結果を出力してい
た。しかしながら、図５に示したＤＳＰ並列信号処理装
置においては、ＤＳＰ３の数に合わせてバスラインを設
けなければならないため、現在のＲＯＭの形態から考え
ると、ＤＳＰ３の数（すなわち図４のＮの数）が制限さ
れてしまう問題点があった。本発明は、上記事情に鑑み
てなされたものであって、ＤＳＰの数を制限することな
くＤＳＰへロードするプログラムを記憶するためのＲＯ
Ｍの数を減らすことにより部品実装面積を減少させると
共に、コストをも低く抑えることができるＤＳＰ並列信
号処理装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、目的のプログラムを読み込んで実行する
ためのデジタルシグナルプロセッサ（ＤＳＰ）を複数有
するＤＳＰ信号処理装置において、複数のプログラムを
格納して１つのバスラインを介して上記複数のプログラ
ムを上記複数のＤＳＰへ供給するための記憶手段と、上
記各ＤＳＰのイネーブルおよびディスイネーブルを制御
するためのリセット制御手段と、上記リセット制御手段
によってイネーブル状態とされたＤＳＰが目的のプログ
ラムを読み込むためのプログラム選択信号を発生するた
めのプログラム選択制御手段とを具備することを特徴と
する。本発明の他の特徴は、上記リセット制御手段が、
目的のプログラムを読み込んでいないＤＳＰの内の１つ
を順次イネーブル状態とし他をディスイネーブル状態と
し、上記プログラム選択制御手段が、上記イネーブル状
態にある１つのＤＳＰがプログラムを格納した記憶手段
から目的のプログラムを読み込むために上記イネーブル
状態にある１つのＤＳＰに応じたプログラム選択信号を
出力し、上記イネーブル状態にある１つのＤＳＰが、上
記プログラム選択信号によって目的のプログラムを読み
込んで実行する様に構成されていることである。
め、本発明は、目的のプログラムを読み込んで実行する
ためのデジタルシグナルプロセッサ（ＤＳＰ）を複数有
するＤＳＰ信号処理装置において、複数のプログラムを
格納して１つのバスラインを介して上記複数のプログラ
ムを上記複数のＤＳＰへ供給するための記憶手段と、上
記各ＤＳＰのイネーブルおよびディスイネーブルを制御
するためのリセット制御手段と、上記リセット制御手段
によってイネーブル状態とされたＤＳＰが目的のプログ
ラムを読み込むためのプログラム選択信号を発生するた
めのプログラム選択制御手段とを具備することを特徴と
する。本発明の他の特徴は、上記リセット制御手段が、
目的のプログラムを読み込んでいないＤＳＰの内の１つ
を順次イネーブル状態とし他をディスイネーブル状態と
し、上記プログラム選択制御手段が、上記イネーブル状
態にある１つのＤＳＰがプログラムを格納した記憶手段
から目的のプログラムを読み込むために上記イネーブル
状態にある１つのＤＳＰに応じたプログラム選択信号を
出力し、上記イネーブル状態にある１つのＤＳＰが、上
記プログラム選択信号によって目的のプログラムを読み
込んで実行する様に構成されていることである。
【０００５】本発明の他の特徴は、目的のプログラムを
読み込んで実行するためのデジタルシグナルプロセッサ
（ＤＳＰ）を複数有すると共に、複数のプログラムを格
納して１つのバスラインを介して上記複数のプログラム
を上記複数のＤＳＰへ供給するための記憶手段と、上記
各ＤＳＰのイネーブルおよびディスイネーブルを制御す
るためのリセット制御手段と、上記リセット制御手段に
よってイネーブル状態とされたＤＳＰが目的のプログラ
ムを読み込むためのプログラム選択信号を発生するため
のプログラム選択制御手段とを有するＤＳＰ信号処理装
置における信号処理方法において、上記リセット制御手
段が１つのＤＳＰを除き、他のＤＳＰに対してリセット
信号を出力し、上記他のＤＳＰをディスイネーブル状態
とする第１のステップと、イネーブル状態の１つのＤＳ
Ｐが、上記プログラム選択制御手段に対してプログラム
選択信号の出力を要求する第２のステップと、上記プロ
グラム選択制御手段がどのＤＳＰからのプログラム選択
要求かを判断し、そのＤＳＰに応じたプログラム選択信
号を出力する第３のステップと、上記イネーブル状態の
ＤＳＰが上記プログラム選択信号に従って目的のプログ
ラムを読み込み、実行し、割り込み待ち状態になる第４
のステップと、上記リセット制御手段が他のディスイネ
ーブル状態のＤＳＰの１つをイネーブル状態にする第５
のステップと、上記第１〜第５のステップを繰り返し、
全てのＤＳＰに目的のプログラムを読み込ませ、割り込
み待ち状態にする第６のステップと、上記割り込み信号
を全てのＤＳＰに入力し、並列処理を開始させる第７の
ステップとを具備することである。
読み込んで実行するためのデジタルシグナルプロセッサ
（ＤＳＰ）を複数有すると共に、複数のプログラムを格
納して１つのバスラインを介して上記複数のプログラム
を上記複数のＤＳＰへ供給するための記憶手段と、上記
各ＤＳＰのイネーブルおよびディスイネーブルを制御す
るためのリセット制御手段と、上記リセット制御手段に
よってイネーブル状態とされたＤＳＰが目的のプログラ
ムを読み込むためのプログラム選択信号を発生するため
のプログラム選択制御手段とを有するＤＳＰ信号処理装
置における信号処理方法において、上記リセット制御手
段が１つのＤＳＰを除き、他のＤＳＰに対してリセット
信号を出力し、上記他のＤＳＰをディスイネーブル状態
とする第１のステップと、イネーブル状態の１つのＤＳ
Ｐが、上記プログラム選択制御手段に対してプログラム
選択信号の出力を要求する第２のステップと、上記プロ
グラム選択制御手段がどのＤＳＰからのプログラム選択
要求かを判断し、そのＤＳＰに応じたプログラム選択信
号を出力する第３のステップと、上記イネーブル状態の
ＤＳＰが上記プログラム選択信号に従って目的のプログ
ラムを読み込み、実行し、割り込み待ち状態になる第４
のステップと、上記リセット制御手段が他のディスイネ
ーブル状態のＤＳＰの１つをイネーブル状態にする第５
のステップと、上記第１〜第５のステップを繰り返し、
全てのＤＳＰに目的のプログラムを読み込ませ、割り込
み待ち状態にする第６のステップと、上記割り込み信号
を全てのＤＳＰに入力し、並列処理を開始させる第７の
ステップとを具備することである。
【０００６】
【発明の実施の形態】以下、本発明を図示した実施形態
に基づいて説明する。図１は、本発明によるＤＳＰ信号
処理装置の一実施形態を示す構成図である。図１に示す
様に、このＤＳＰ信号処理装置は、複数（この場合、Ｎ
個）のデジタルシグナルプロセッサ（ＤＳＰ）６と、上
記各ＤＳＰ６に接続されたリセット制御回路７と、上記
各ＤＳＰ６に接続されたプログラム選択制御回路８と、
上記各ＤＳＰ６のプログラムを記憶したＲＯＭ９と、上
記各ＤＳＰ６と上記ＲＯＭ９とを接続すると共に、上記
プログラム選択制御回路８をも接続する１つのデータバ
ス１０およびアドレスバス１１とを有し、上記各ＤＳＰ
６に入力信号および割り込み信号が入力され、上記各Ｄ
ＳＰ６がシリアル通信で結ばれて出力信号が出力される
様になっている。また、上記ＲＯＭ９には、上記各ＤＳ
Ｐ６に共通のプログラム選択プログラムと、上記各ＤＳ
Ｐ６のための処理プログラムとが格納されている。
に基づいて説明する。図１は、本発明によるＤＳＰ信号
処理装置の一実施形態を示す構成図である。図１に示す
様に、このＤＳＰ信号処理装置は、複数（この場合、Ｎ
個）のデジタルシグナルプロセッサ（ＤＳＰ）６と、上
記各ＤＳＰ６に接続されたリセット制御回路７と、上記
各ＤＳＰ６に接続されたプログラム選択制御回路８と、
上記各ＤＳＰ６のプログラムを記憶したＲＯＭ９と、上
記各ＤＳＰ６と上記ＲＯＭ９とを接続すると共に、上記
プログラム選択制御回路８をも接続する１つのデータバ
ス１０およびアドレスバス１１とを有し、上記各ＤＳＰ
６に入力信号および割り込み信号が入力され、上記各Ｄ
ＳＰ６がシリアル通信で結ばれて出力信号が出力される
様になっている。また、上記ＲＯＭ９には、上記各ＤＳ
Ｐ６に共通のプログラム選択プログラムと、上記各ＤＳ
Ｐ６のための処理プログラムとが格納されている。
【０００７】次に、上記ＤＳＰ信号処理装置の動作につ
いて図２の動作フローチャートを参照して説明する。ま
ず、図２のＳ１００において、上記リセット制御回路７
は、第１のＤＳＰ６をイネーブル状態にし、他のＤＳＰ
６（第２〜第ＮのＤＳＰ）をディスイネーブル状態にす
る様にリセット信号を出力し、Ｓ１０１において、第１
のＤＳＰ６は、上記ＲＯＭ９内の領域“０”に格納され
ているプログラム選択プログラムをロードし、このプロ
グラムを実行する。この時、他のＤＳＰ６は、ディスイ
ネーブル状態であるので、外部に影響を及ぼさない。次
に、Ｓ１０２において、上記第１のＤＳＰ６は、プログ
ラム選択プログラムの実行により、プログラム選択信号
を上記プログラム選択制御回路８に要求し、Ｓ１０３に
おいて、上記プログラム選択制御回路８は、上記第１の
ＤＳＰ６のデータメモリリクエスト信号（ＤＭＳ１）、
リード信号（ＲＤ１）、アドレスバス１１の状態を感知
し、上記第１のＤＳＰ６からのプログラム選択信号の要
求であることを認識する。すなわち、上記ＤＳＰ６が外
部のデータを読み込む際には、データメモリリクエスト
信号（ＤＭＳ）とリード信号（ＲＤ）が共にＬｏｗレベ
ルとなるので、上記プログラム選択制御回路８は上記Ｄ
ＭＳおよびＲＤの入力端子の状態を監視することによっ
て、上記ＤＳＰ６の状況を把握することが可能となる。
いて図２の動作フローチャートを参照して説明する。ま
ず、図２のＳ１００において、上記リセット制御回路７
は、第１のＤＳＰ６をイネーブル状態にし、他のＤＳＰ
６（第２〜第ＮのＤＳＰ）をディスイネーブル状態にす
る様にリセット信号を出力し、Ｓ１０１において、第１
のＤＳＰ６は、上記ＲＯＭ９内の領域“０”に格納され
ているプログラム選択プログラムをロードし、このプロ
グラムを実行する。この時、他のＤＳＰ６は、ディスイ
ネーブル状態であるので、外部に影響を及ぼさない。次
に、Ｓ１０２において、上記第１のＤＳＰ６は、プログ
ラム選択プログラムの実行により、プログラム選択信号
を上記プログラム選択制御回路８に要求し、Ｓ１０３に
おいて、上記プログラム選択制御回路８は、上記第１の
ＤＳＰ６のデータメモリリクエスト信号（ＤＭＳ１）、
リード信号（ＲＤ１）、アドレスバス１１の状態を感知
し、上記第１のＤＳＰ６からのプログラム選択信号の要
求であることを認識する。すなわち、上記ＤＳＰ６が外
部のデータを読み込む際には、データメモリリクエスト
信号（ＤＭＳ）とリード信号（ＲＤ）が共にＬｏｗレベ
ルとなるので、上記プログラム選択制御回路８は上記Ｄ
ＭＳおよびＲＤの入力端子の状態を監視することによっ
て、上記ＤＳＰ６の状況を把握することが可能となる。
【０００８】次に、Ｓ１０４において、上記プログラム
選択制御回路８は、上記第１のＤＳＰ６の実行プログラ
ムを指定するデータ（プログラム選択信号）をデータバ
ス１０に出力し、Ｓ１０５において、上記第１のＤＳＰ
６は、データバス１０から、実行プログラムを指定する
データを読み込み、ロードすべきプログラムが上記ＲＯ
Ｍ９内のどのプログラムであるかを認識し、そのプログ
ラムをロードする。次に、Ｓ１０６において、上記第１
のＤＳＰ６はロードしたプログラムを実行し、割り込み
待ち状態となり、Ｓ１０７において、上記リセット制御
回路７は、上記第１のＤＳＰ６が割り込み待ち状態にな
るまでの時間を予め把握しておき、上記第１のＤＳＰ６
が割り込み待ちの状態となった後、上記第２のＤＳＰ６
をイネーブル状態にする。
選択制御回路８は、上記第１のＤＳＰ６の実行プログラ
ムを指定するデータ（プログラム選択信号）をデータバ
ス１０に出力し、Ｓ１０５において、上記第１のＤＳＰ
６は、データバス１０から、実行プログラムを指定する
データを読み込み、ロードすべきプログラムが上記ＲＯ
Ｍ９内のどのプログラムであるかを認識し、そのプログ
ラムをロードする。次に、Ｓ１０６において、上記第１
のＤＳＰ６はロードしたプログラムを実行し、割り込み
待ち状態となり、Ｓ１０７において、上記リセット制御
回路７は、上記第１のＤＳＰ６が割り込み待ち状態にな
るまでの時間を予め把握しておき、上記第１のＤＳＰ６
が割り込み待ちの状態となった後、上記第２のＤＳＰ６
をイネーブル状態にする。
【０００９】次に、Ｓ１０８において、上記第２のＤＳ
Ｐ６も、上述した第１のＤＳＰ６の場合と同様の動作を
行い、割り込み待ち状態となる。すなわち、図３のＳ２
００において、リセット制御回路７は、第２のＤＳＰ６
をイネーブル状態にし、他のＤＳＰ６（第３〜第ＮのＤ
ＳＰ）をディスイネーブル状態にする様にリセット信号
を出力し、Ｓ２０１において、第２のＤＳＰ６は、上記
ＲＯＭ９内の領域“１”に格納されているプログラム選
択プログラムをロードし、このプログラムを実行する。
この時、他のＤＳＰ６は、ディスイネーブル状態である
ので、外部に影響を及ぼさない。次に、Ｓ２０２におい
て、上記第２のＤＳＰ６は、プログラム選択プログラム
の実行により、プログラム選択信号を上記プログラム選
択制御回路８に要求し、Ｓ２０３において、上記プログ
ラム選択制御回路８は、上記第２のＤＳＰ６のデータメ
モリリクエスト信号（ＤＭＳ２）、リード信号（ＲＤ
２）、アドレスバス１１の状態を感知し、上記第２のＤ
ＳＰ６からのプログラム選択信号の要求であることを認
識する。
Ｐ６も、上述した第１のＤＳＰ６の場合と同様の動作を
行い、割り込み待ち状態となる。すなわち、図３のＳ２
００において、リセット制御回路７は、第２のＤＳＰ６
をイネーブル状態にし、他のＤＳＰ６（第３〜第ＮのＤ
ＳＰ）をディスイネーブル状態にする様にリセット信号
を出力し、Ｓ２０１において、第２のＤＳＰ６は、上記
ＲＯＭ９内の領域“１”に格納されているプログラム選
択プログラムをロードし、このプログラムを実行する。
この時、他のＤＳＰ６は、ディスイネーブル状態である
ので、外部に影響を及ぼさない。次に、Ｓ２０２におい
て、上記第２のＤＳＰ６は、プログラム選択プログラム
の実行により、プログラム選択信号を上記プログラム選
択制御回路８に要求し、Ｓ２０３において、上記プログ
ラム選択制御回路８は、上記第２のＤＳＰ６のデータメ
モリリクエスト信号（ＤＭＳ２）、リード信号（ＲＤ
２）、アドレスバス１１の状態を感知し、上記第２のＤ
ＳＰ６からのプログラム選択信号の要求であることを認
識する。
【００１０】次に、Ｓ２０４において、上記プログラム
選択制御回路８は、上記第２のＤＳＰ６の実行プログラ
ムを指定するデータ（プログラム選択信号）をデータバ
ス１０に出力し、Ｓ２０５において、上記第２のＤＳＰ
６は、データバス１０から、実行プログラムを指定する
データを読み込み、ロードすべきプログラムが上記ＲＯ
Ｍ９内のどのプログラムであるかを認識し、そのプログ
ラムをロードする。
選択制御回路８は、上記第２のＤＳＰ６の実行プログラ
ムを指定するデータ（プログラム選択信号）をデータバ
ス１０に出力し、Ｓ２０５において、上記第２のＤＳＰ
６は、データバス１０から、実行プログラムを指定する
データを読み込み、ロードすべきプログラムが上記ＲＯ
Ｍ９内のどのプログラムであるかを認識し、そのプログ
ラムをロードする。
【００１１】次に、Ｓ２０６において、上記第２のＤＳ
Ｐ６はロードしたプログラムを実行し、割り込み待ち状
態となり、Ｓ２０７において、上記リセット制御回路７
は、上記第２のＤＳＰ６が割り込み待ち状態になるまで
の時間を予め把握しておき、上記第２のＤＳＰ６が割り
込み待ちの状態となった後、上記第３のＤＳＰ６をイネ
ーブル状態にする。この間、上記第１のＤＳＰ６はイネ
ーブル状態であるが、割り込み待ち状態であるため、割
り込み信号を入力しない限り外部に影響を及ぼさない。
そして、図２のＳ１０９において、以上の動作を以後の
第３〜第ＮのＤＳＰ６に対して繰り返し、上記第１〜第
ＮのＤＳＰ６に目的のプログラムをロードし、割り込み
待ち状態、すなわち実行可能状態とする。
Ｐ６はロードしたプログラムを実行し、割り込み待ち状
態となり、Ｓ２０７において、上記リセット制御回路７
は、上記第２のＤＳＰ６が割り込み待ち状態になるまで
の時間を予め把握しておき、上記第２のＤＳＰ６が割り
込み待ちの状態となった後、上記第３のＤＳＰ６をイネ
ーブル状態にする。この間、上記第１のＤＳＰ６はイネ
ーブル状態であるが、割り込み待ち状態であるため、割
り込み信号を入力しない限り外部に影響を及ぼさない。
そして、図２のＳ１０９において、以上の動作を以後の
第３〜第ＮのＤＳＰ６に対して繰り返し、上記第１〜第
ＮのＤＳＰ６に目的のプログラムをロードし、割り込み
待ち状態、すなわち実行可能状態とする。
【００１２】そして、Ｓ１１０において、上記第１〜第
ＮのＤＳＰ６に割り込み信号を入力することにより全て
のＤＳＰ６がアクティブ状態となり、入力信号を取り込
み、その後各ＤＳＰ６は様々な処理を独立した状態で行
い、上記第１のＤＳＰ６は、処理結果を第２のＤＳＰ６
へ出力し、第２のＤＳＰ６では、自己の処理結果と、上
記第１のＤＳＰ６から入力した処理結果とに基づいて、
新たな出力信号を次段のＤＳＰへ順次出力していき、目
的の処理を実行する。以上の様に構成することにより、
１つのＲＯＭ９から複数のＤＳＰ６に対して、それぞれ
違ったプログラムをロードさせることができるので、実
装するＲＯＭは複数のバスラインを持たない１つのＲＯ
Ｍで済み、プリント基板上の部品実装面積が減少し、小
型化することができ、またコストも低くすることができ
る。なお、上述した方法は並列処理に限らず、データバ
ス、アドレスバス、制御信号等を上述したＤＳＰ信号処
理装置の構成と同様にすることで、継続処理にも適用で
きる。
ＮのＤＳＰ６に割り込み信号を入力することにより全て
のＤＳＰ６がアクティブ状態となり、入力信号を取り込
み、その後各ＤＳＰ６は様々な処理を独立した状態で行
い、上記第１のＤＳＰ６は、処理結果を第２のＤＳＰ６
へ出力し、第２のＤＳＰ６では、自己の処理結果と、上
記第１のＤＳＰ６から入力した処理結果とに基づいて、
新たな出力信号を次段のＤＳＰへ順次出力していき、目
的の処理を実行する。以上の様に構成することにより、
１つのＲＯＭ９から複数のＤＳＰ６に対して、それぞれ
違ったプログラムをロードさせることができるので、実
装するＲＯＭは複数のバスラインを持たない１つのＲＯ
Ｍで済み、プリント基板上の部品実装面積が減少し、小
型化することができ、またコストも低くすることができ
る。なお、上述した方法は並列処理に限らず、データバ
ス、アドレスバス、制御信号等を上述したＤＳＰ信号処
理装置の構成と同様にすることで、継続処理にも適用で
きる。
【００１３】
【発明の効果】以上説明した様に、本発明は、目的のプ
ログラムを読み込んでいないＤＳＰの内の１つのみをイ
ネーブル状態とし他をディスイネーブル状態とし、上記
イネーブル状態にある１つのＤＳＰがプログラムを格納
したＲＯＭから目的のプログラムを読み込むために上記
イネーブル状態にある１つのＤＳＰに応じたプログラム
選択信号を出力し、上記イネーブル状態にある１つのＤ
ＳＰが、上記プログラム選択信号によって目的のプログ
ラムを読み込んで実行し、次に、順次、上記目的のプロ
グラムを読み込んでいない残りのＤＳＰを１つづつイネ
ーブル状態とし、同様に、そのイネーブル状態のＤＳＰ
が目的のプログラムを読み込んで実行する様にしたの
で、１つのＲＯＭから複数のＤＳＰに対して、それぞれ
違ったプログラムをロードさせることができる。即ち、
実装するＲＯＭは１つで済み、しかも搭載できるＤＳＰ
の制限が無く、プリント基板上の部品実装面積が減少
し、小型化することができ、またコストも低くすること
ができる。
ログラムを読み込んでいないＤＳＰの内の１つのみをイ
ネーブル状態とし他をディスイネーブル状態とし、上記
イネーブル状態にある１つのＤＳＰがプログラムを格納
したＲＯＭから目的のプログラムを読み込むために上記
イネーブル状態にある１つのＤＳＰに応じたプログラム
選択信号を出力し、上記イネーブル状態にある１つのＤ
ＳＰが、上記プログラム選択信号によって目的のプログ
ラムを読み込んで実行し、次に、順次、上記目的のプロ
グラムを読み込んでいない残りのＤＳＰを１つづつイネ
ーブル状態とし、同様に、そのイネーブル状態のＤＳＰ
が目的のプログラムを読み込んで実行する様にしたの
で、１つのＲＯＭから複数のＤＳＰに対して、それぞれ
違ったプログラムをロードさせることができる。即ち、
実装するＲＯＭは１つで済み、しかも搭載できるＤＳＰ
の制限が無く、プリント基板上の部品実装面積が減少
し、小型化することができ、またコストも低くすること
ができる。
【図１】本発明によるＤＳＰ信号処理装置の一実施形態
を示す構成図である。
を示す構成図である。
【図２】図１に示したＤＳＰ信号処理装置の動作フロー
チャートである。
チャートである。
【図３】図２に示したＳ１０８の動作フローチャートで
ある。
ある。
【図４】従来のＤＳＰ信号処理装置の構成図である。
【図５】従来の他のＤＳＰ信号処理装置の構成図であ
る。
る。
１、３、６…ＤＳＰ、 ２、５、９
…ＲＯＭ、４…バスライン、
７…リセット制御回路、８…プログラム選択制御回路、
１０…データバス、１１…アドレスバス、
Ｓ１００〜Ｓ１１０、Ｓ２００〜Ｓ２０７…各ステッ
プ、
…ＲＯＭ、４…バスライン、
７…リセット制御回路、８…プログラム選択制御回路、
１０…データバス、１１…アドレスバス、
Ｓ１００〜Ｓ１１０、Ｓ２００〜Ｓ２０７…各ステッ
プ、
Claims (3)
- 【請求項１】 目的のプログラムを読み込んで実行する
ためのデジタルシグナルプロセッサ（ＤＳＰ）を複数有
するＤＳＰ信号処理装置であって、複数のプログラムを
格納して１つのバスラインを介して上記複数のプログラ
ムを上記複数のＤＳＰへ供給するための記憶手段と、上
記各ＤＳＰのイネーブルおよびディスイネーブルを制御
するためのリセット制御手段と、上記リセット制御手段
によってイネーブル状態とされたＤＳＰが目的のプログ
ラムを読み込むためのプログラム選択信号を発生するた
めのプログラム選択制御手段とを具備することを特徴と
するＤＳＰ信号処理装置。 - 【請求項２】 上記リセット制御手段が、目的のプログ
ラムを読み込んでいないＤＳＰの内の１つを順次イネー
ブル状態とし他をディスイネーブル状態とし、上記プロ
グラム選択制御手段が、上記イネーブル状態にある１つ
のＤＳＰがプログラムを格納した記憶手段から目的のプ
ログラムを読み込むために上記イネーブル状態にある１
つのＤＳＰに応じたプログラム選択信号を出力し、上記
イネーブル状態にある１つのＤＳＰが、上記プログラム
選択信号によって目的のプログラムを読み込んで実行す
る様に構成されていることを特徴とする請求項１に記載
のＤＳＰ信号処理装置。 - 【請求項３】 目的のプログラムを読み込んで実行する
ためのデジタルシグナルプロセッサ（ＤＳＰ）を複数有
すると共に、複数のプログラムを格納して１つのバスラ
インを介して上記複数のプログラムを上記複数のＤＳＰ
へ供給するための記憶手段と、上記各ＤＳＰのイネーブ
ルおよびディスイネーブルを制御するためのリセット制
御手段と、上記リセット制御手段によってイネーブル状
態とされたＤＳＰが目的のプログラムを読み込むための
プログラム選択信号を発生するためのプログラム選択制
御手段とを有するＤＳＰ信号処理装置における信号処理
方法であって、上記リセット制御手段が１つのＤＳＰを
除き、他のＤＳＰに対してリセット信号を出力し、上記
他のＤＳＰをディスイネーブル状態とする第１のステッ
プと、上記イネーブル状態の１つのＤＳＰが、上記プロ
グラム選択制御手段に対してプログラム選択信号の出力
を要求する第２のステップと、上記プログラム選択制御
手段がどのＤＳＰからのプログラム選択要求かを判断
し、そのＤＳＰに応じたプログラム選択信号を出力する
第３のステップと、上記イネーブル状態のＤＳＰが上記
プログラム選択信号に従って目的のプログラムを読み込
み、実行し、割り込み待ち状態になる第４のステップ
と、上記リセット制御手段が他のディスイネーブル状態
のＤＳＰの１つをイネーブル状態にする第５のステップ
と、上記第１〜第５のステップを繰り返し、全てのＤＳ
Ｐに目的のプログラムを読み込ませ、割り込み待ち状態
にする第６のステップと、上記割り込み信号を全てのＤ
ＳＰに入力し、並列処理を開始させる第７のステップと
を具備することを特徴とする信号処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15153096A JPH09311845A (ja) | 1996-05-23 | 1996-05-23 | Ｄｓｐ信号処理装置及び信号処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15153096A JPH09311845A (ja) | 1996-05-23 | 1996-05-23 | Ｄｓｐ信号処理装置及び信号処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09311845A true JPH09311845A (ja) | 1997-12-02 |
Family
ID=15520535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15153096A Pending JPH09311845A (ja) | 1996-05-23 | 1996-05-23 | Ｄｓｐ信号処理装置及び信号処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09311845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000052591A1 (fr) * | 1999-02-26 | 2000-09-08 | Fujitsu Limited | Processeur de signal |
| US6970984B2 (en) | 2000-09-26 | 2005-11-29 | Ricoh Company, Ltd. | Digital signal processor and modem using the same |
-
1996
- 1996-05-23 JP JP15153096A patent/JPH09311845A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000052591A1 (fr) * | 1999-02-26 | 2000-09-08 | Fujitsu Limited | Processeur de signal |
| US6970984B2 (en) | 2000-09-26 | 2005-11-29 | Ricoh Company, Ltd. | Digital signal processor and modem using the same |
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