JPH11134291A - バス制御装置およびバス制御方法 - Google Patents
バス制御装置およびバス制御方法Info
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- JPH11134291A JPH11134291A JP24129198A JP24129198A JPH11134291A JP H11134291 A JPH11134291 A JP H11134291A JP 24129198 A JP24129198 A JP 24129198A JP 24129198 A JP24129198 A JP 24129198A JP H11134291 A JPH11134291 A JP H11134291A
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Abstract
(57)【要約】
【課題】 OSDはCPUとROMを共有しているが、CPUが複数
サイクルに渡る例外処理を行う場合、OSDがバスリクエ
スト信号を出力してもバス制御装置はCPUの処理が終わ
るまでバスグラント信号を出力しないため、OSDは１走
査線が終わるまでに所定の文字データを読み出すことが
できなくなる。本発明は、CPUが複数サイクルに渡る例
外処理を行っている最中にOSDがROMへアクセスできるよ
うにして、非常に応答性の良いバス制御装置を得ること
を目的とする。 【解決手段】 バス制御装置１９は、CPUアクセスサイ
クル数格納レジスタ１７とOSDアクセスサイクル数格納
レジスタ１８とデータアクノリッジ信号生成器１５と、
選択器１３と、OSDアクセスサイクル数１１２の期間はO
SD１２を選択する値をCPUアクセスサイクル数１１１の
期間はCPU１１を選択する値を装置選択信号１０９に出
力する選択信号生成器１６とから構成される。
サイクルに渡る例外処理を行う場合、OSDがバスリクエ
スト信号を出力してもバス制御装置はCPUの処理が終わ
るまでバスグラント信号を出力しないため、OSDは１走
査線が終わるまでに所定の文字データを読み出すことが
できなくなる。本発明は、CPUが複数サイクルに渡る例
外処理を行っている最中にOSDがROMへアクセスできるよ
うにして、非常に応答性の良いバス制御装置を得ること
を目的とする。 【解決手段】 バス制御装置１９は、CPUアクセスサイ
クル数格納レジスタ１７とOSDアクセスサイクル数格納
レジスタ１８とデータアクノリッジ信号生成器１５と、
選択器１３と、OSDアクセスサイクル数１１２の期間はO
SD１２を選択する値をCPUアクセスサイクル数１１１の
期間はCPU１１を選択する値を装置選択信号１０９に出
力する選択信号生成器１６とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ等に使用され、複数のメモリアクセス装置のメモリへ
のアクセスを制御するバス制御装置およびバス制御方法
に関する。
サ等に使用され、複数のメモリアクセス装置のメモリへ
のアクセスを制御するバス制御装置およびバス制御方法
に関する。
【０００２】
【従来の技術】図７は、従来のバス制御装置を含むデー
タ処理装置の構成を示すブロック図を示す。
タ処理装置の構成を示すブロック図を示す。
【０００３】同図において従来のバス制御装置は、CPU
３１に内蔵され、OSD３２と、バスリクエスト信号３０
３、バスグラント信号３０４によって接続されている。
また、CPU３１およびOSD３２は、データバス３００、ア
ドレスバス３０１、制御信号３０２によってROM３４と
接続されている。OSD３２は、テレビ画面の表示等に用
いられる文字データをROM３４から読み出す装置であ
り、CPU３１とROM３４を共有している。ここで、ROM３
４をOSD３２とCPU３１とで共有しているのは、CPU３１
の命令とOSD３２の扱う文字情報とを好きな割合でROM３
４に実装するためである。
３１に内蔵され、OSD３２と、バスリクエスト信号３０
３、バスグラント信号３０４によって接続されている。
また、CPU３１およびOSD３２は、データバス３００、ア
ドレスバス３０１、制御信号３０２によってROM３４と
接続されている。OSD３２は、テレビ画面の表示等に用
いられる文字データをROM３４から読み出す装置であ
り、CPU３１とROM３４を共有している。ここで、ROM３
４をOSD３２とCPU３１とで共有しているのは、CPU３１
の命令とOSD３２の扱う文字情報とを好きな割合でROM３
４に実装するためである。
【０００４】以上の構成をもつ従来のバス制御装置を含
むデータ処理装置において、OSD３２がROM３４をアクセ
スする場合、OSD３２はバス制御装置３９に対してバス
リクエスト信号３０３を出力し、バス制御装置３９はCP
U３１がROM３４を使用していなければバスグラント信号
３０４を出力し、OSD３２はバスグラント信号３０４に
よりROM３４の使用が許可されたことを知りROM３４をア
クセスする。OSD３２はROM３４のアクセスが完了すると
バスリクエスト信号の出力を中止することでCPU３１に
アクセスが完了したことを知らせる。
むデータ処理装置において、OSD３２がROM３４をアクセ
スする場合、OSD３２はバス制御装置３９に対してバス
リクエスト信号３０３を出力し、バス制御装置３９はCP
U３１がROM３４を使用していなければバスグラント信号
３０４を出力し、OSD３２はバスグラント信号３０４に
よりROM３４の使用が許可されたことを知りROM３４をア
クセスする。OSD３２はROM３４のアクセスが完了すると
バスリクエスト信号の出力を中止することでCPU３１に
アクセスが完了したことを知らせる。
【０００５】
【発明が解決しようとする課題】OSD３２は１走査線が
終わるまでに所定の文字データの読み出しを完了するこ
とが要求される。また、バスリクエスト信号とバスグラ
ント信号とを用いるバス制御は本来DMAとCPUとでRAMを
共有する場合の機能でありCPU３１が複数サイクルに渡
る例外処理を行うときにDMAはCPU３１が処理中のデータ
領域へ別の値を書いてCPU３１の例外処理に悪影響を与
える可能性があるが、OSD３２はCPU３１とROM３４を共
有しており読み出ししか行わないので、CPU３１が複数
サイクルに渡る例外処理を行っている最中にOSD３２がR
OM３４をアクセスしたとしても問題は起こらない。とこ
ろが、CPU３１が複数サイクルに渡る例外処理を行う場
合、OSD３２がバスリクエスト信号を出力してもバス制
御装置はCPU３１の処理が終わるまでバスグラント信号
を出力しないため、OSD３２は１走査線が終わるまでに
所定の文字データを読み出すことができなくなる。
終わるまでに所定の文字データの読み出しを完了するこ
とが要求される。また、バスリクエスト信号とバスグラ
ント信号とを用いるバス制御は本来DMAとCPUとでRAMを
共有する場合の機能でありCPU３１が複数サイクルに渡
る例外処理を行うときにDMAはCPU３１が処理中のデータ
領域へ別の値を書いてCPU３１の例外処理に悪影響を与
える可能性があるが、OSD３２はCPU３１とROM３４を共
有しており読み出ししか行わないので、CPU３１が複数
サイクルに渡る例外処理を行っている最中にOSD３２がR
OM３４をアクセスしたとしても問題は起こらない。とこ
ろが、CPU３１が複数サイクルに渡る例外処理を行う場
合、OSD３２がバスリクエスト信号を出力してもバス制
御装置はCPU３１の処理が終わるまでバスグラント信号
を出力しないため、OSD３２は１走査線が終わるまでに
所定の文字データを読み出すことができなくなる。
【０００６】本発明はかかる課題に鑑み、CPUが複数サ
イクルに渡る例外処理を行っている最中にOSDがROMへア
クセスできるようにして、OSDのアクセスが待たされる
ことをなくし、非常に応答性の良いバス制御装置を得る
ことを目的とする。
イクルに渡る例外処理を行っている最中にOSDがROMへア
クセスできるようにして、OSDのアクセスが待たされる
ことをなくし、非常に応答性の良いバス制御装置を得る
ことを目的とする。
【０００７】
【課題を解決するための手段】この課題を解決するため
本発明のバス制御装置は、データを読み書きする第１の
アクセス装置とデータを読み書きする第２のアクセス装
置とがバスを介して同一の記憶装置を共用しているバス
の制御装置であって、前記第２のアクセス装置の記憶装
置へのアクセスを前記第１のアクセス装置のアクセスよ
りも優先的に制御する。
本発明のバス制御装置は、データを読み書きする第１の
アクセス装置とデータを読み書きする第２のアクセス装
置とがバスを介して同一の記憶装置を共用しているバス
の制御装置であって、前記第２のアクセス装置の記憶装
置へのアクセスを前記第１のアクセス装置のアクセスよ
りも優先的に制御する。
【０００８】また、この課題を解決するため本発明のバ
ス制御方法は、データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御方法
であって、前記第２のアクセス装置の記憶装置へのアク
セスを前記第１のアクセス装置のアクセスよりも優先的
に制御する。
ス制御方法は、データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御方法
であって、前記第２のアクセス装置の記憶装置へのアク
セスを前記第１のアクセス装置のアクセスよりも優先的
に制御する。
【０００９】また、この課題を解決するため本発明のバ
ス制御方法は、データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御方法
であって、前記第１のアクセス装置が前記記憶装置にア
クセスするときは、まず前記第２のアクセス装置の記憶
装置へのアクセスを優先的に制御してから前記第１のア
クセス装置の記憶装置へのアクセスを許可する。
ス制御方法は、データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御方法
であって、前記第１のアクセス装置が前記記憶装置にア
クセスするときは、まず前記第２のアクセス装置の記憶
装置へのアクセスを優先的に制御してから前記第１のア
クセス装置の記憶装置へのアクセスを許可する。
【００１０】また、この課題を解決するため本発明のバ
ス制御方法は、データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御方法
であって、一定周期ごとに、まず前記第２のアクセス装
置の記憶装置へのアクセスを優先的に制御してから前記
第１のアクセス装置の記憶装置へのアクセスを許可す
る。
ス制御方法は、データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御方法
であって、一定周期ごとに、まず前記第２のアクセス装
置の記憶装置へのアクセスを優先的に制御してから前記
第１のアクセス装置の記憶装置へのアクセスを許可す
る。
【００１１】さらに、この課題を解決するため本発明の
バス制御装置は、データを読み書きする第１のアクセス
装置とデータを読み書きする第２のアクセス装置とがバ
スを介して同一の記憶装置を共用しているバスの制御装
置であって、前記バス制御装置は、前記第１のアクセス
装置、前記第２のアクセス装置と前記記憶装置との間に
設けた選択器と、前記第１のアクセス装置のアクセスサ
イクル数を格納する第１のレジスタと、前記第２のアク
セス装置のアクセスサイクル数を格納する第２のレジス
タと、前記第２のアクセス装置が記憶装置へアクセスす
るのを禁止するデータアクノリッジ信号生成器とを有
し、前記第１のアクセス装置が記憶装置をアクセスした
のち前記第２のレジスタの値を経過したときは、前記デ
ータアクノリッジ信号生成器は前記第２のアクセス装置
が記憶装置へアクセスするのを禁止する信号を出力し、
前記選択器は前記第１のアクセス装置と記憶装置を接続
し、その後前記第１のレジスタの値が経過した後、前記
選択器は前記第２のアクセス装置と前記記憶装置とを接
続する。
バス制御装置は、データを読み書きする第１のアクセス
装置とデータを読み書きする第２のアクセス装置とがバ
スを介して同一の記憶装置を共用しているバスの制御装
置であって、前記バス制御装置は、前記第１のアクセス
装置、前記第２のアクセス装置と前記記憶装置との間に
設けた選択器と、前記第１のアクセス装置のアクセスサ
イクル数を格納する第１のレジスタと、前記第２のアク
セス装置のアクセスサイクル数を格納する第２のレジス
タと、前記第２のアクセス装置が記憶装置へアクセスす
るのを禁止するデータアクノリッジ信号生成器とを有
し、前記第１のアクセス装置が記憶装置をアクセスした
のち前記第２のレジスタの値を経過したときは、前記デ
ータアクノリッジ信号生成器は前記第２のアクセス装置
が記憶装置へアクセスするのを禁止する信号を出力し、
前記選択器は前記第１のアクセス装置と記憶装置を接続
し、その後前記第１のレジスタの値が経過した後、前記
選択器は前記第２のアクセス装置と前記記憶装置とを接
続する。
【００１２】また、この課題を解決するため本発明のバ
ス制御装置は、データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御装置
であって、一定周期ごとに、まず前記第２のアクセス装
置の記憶装置へのアクセスを優先的に制御してから前記
第１のアクセス装置の記憶装置へのアクセスを許可す
る。
ス制御装置は、データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御装置
であって、一定周期ごとに、まず前記第２のアクセス装
置の記憶装置へのアクセスを優先的に制御してから前記
第１のアクセス装置の記憶装置へのアクセスを許可す
る。
【００１３】
（実施の形態１）図１は、本発明の実施の形態１におけ
るバス制御装置を含むデータ処理装置の構成を示すブロ
ック図を示す。
るバス制御装置を含むデータ処理装置の構成を示すブロ
ック図を示す。
【００１４】同図において、バス制御装置１９は、CPU
アクセスサイクル数格納レジスタ１７とOSDアクセスサ
イクル数格納レジスタ１８とデータアクノリッジ信号生
成器１５と選択信号生成器１６と選択器１３とから構成
され、第１のデータバス１００と第１のアドレスバス１
０１と第１の制御信号１０２とによってCPU１１と接続
され、第２のデータバス１０３と第２のアドレスバス１
０４と第２の制御信号１０５とデータアクノリッジ信号
１１０とによってOSD１２と接続され、選択データバス
１０６と選択アドレスバス１０７と選択制御信号１０８
とによってROM１４と接続されている。ここで、OSD１２
は、テレビ画面の表示等に用いられる文字データをROM
１４から読み出す装置である。
アクセスサイクル数格納レジスタ１７とOSDアクセスサ
イクル数格納レジスタ１８とデータアクノリッジ信号生
成器１５と選択信号生成器１６と選択器１３とから構成
され、第１のデータバス１００と第１のアドレスバス１
０１と第１の制御信号１０２とによってCPU１１と接続
され、第２のデータバス１０３と第２のアドレスバス１
０４と第２の制御信号１０５とデータアクノリッジ信号
１１０とによってOSD１２と接続され、選択データバス
１０６と選択アドレスバス１０７と選択制御信号１０８
とによってROM１４と接続されている。ここで、OSD１２
は、テレビ画面の表示等に用いられる文字データをROM
１４から読み出す装置である。
【００１５】CPU１１は第１の制御信号１０２を用いて
アクセスの開始を示し、第１のアドレスバス１０１にア
ドレスを出力し、第１のデータバスを用いて命令の読み
出しを行い、OSD１２は第２の制御信号１０５を用いて
アクセスの開始を示し、第２のアドレスバス１０４にア
ドレスを出力し、第２のデータバスを用いてデータの読
み出しを行う。また、CPUアクセスサイクル数格納レジ
スタ１７はCPU１１のROM１４へのアクセス時のアクセス
サイクル数を意味するCPUアクセスサイクル数１１１を
格納かつ出力し、OSDアクセスサイクル数格納レジスタ
１８はOSD１２のROM１４へのアクセス時のアクセスサイ
クル数を意味するOSDアクセスサイクル数１１２を格納
かつ出力する。さらに、選択信号生成器１６は、CPU１
１が第１の制御信号１０２を用いてアクセスの開始を示
すと、OSDアクセスサイクル数１１２で示されたサイク
ル数の期間は装置選択信号１０９にOSD１２を選択する
値を出力し、選択器１３は第２のアドレスバス１０４の
値を選択アドレスバス１０７へ出力し第２の制御信号１
０５の値を選択制御信号１０８へ出力し第２の制御信号
１０５に基づいて第２のデータバス１０３および選択デ
ータバス１０６を用いてデータの読み出しを行い、以上
に続いて選択信号生成器１６は、CPUアクセスサイクル
数１１１で示されたサイクル数の期間は装置選択信号１
０９にCPU１１を選択する値を出力し、選択器１３は第
１のアドレスバス１０１の値を選択アドレスバス１０７
へ出力し第１の制御信号１０２の値を選択制御信号１０
８へ出力し第１の制御信号１０２に基づいて第１のデー
タバス１００および選択データバス１０６を用いて命令
の読み出しを行う。そして、データアクノリッジ信号生
成器１５はCPU１１が第１の制御信号１０２を用いてア
クセスの開始を示すと、OSDアクセスサイクル数１１２
で示されたサイクル数の後、データアクノリッジ信号１
１０を出力する。
アクセスの開始を示し、第１のアドレスバス１０１にア
ドレスを出力し、第１のデータバスを用いて命令の読み
出しを行い、OSD１２は第２の制御信号１０５を用いて
アクセスの開始を示し、第２のアドレスバス１０４にア
ドレスを出力し、第２のデータバスを用いてデータの読
み出しを行う。また、CPUアクセスサイクル数格納レジ
スタ１７はCPU１１のROM１４へのアクセス時のアクセス
サイクル数を意味するCPUアクセスサイクル数１１１を
格納かつ出力し、OSDアクセスサイクル数格納レジスタ
１８はOSD１２のROM１４へのアクセス時のアクセスサイ
クル数を意味するOSDアクセスサイクル数１１２を格納
かつ出力する。さらに、選択信号生成器１６は、CPU１
１が第１の制御信号１０２を用いてアクセスの開始を示
すと、OSDアクセスサイクル数１１２で示されたサイク
ル数の期間は装置選択信号１０９にOSD１２を選択する
値を出力し、選択器１３は第２のアドレスバス１０４の
値を選択アドレスバス１０７へ出力し第２の制御信号１
０５の値を選択制御信号１０８へ出力し第２の制御信号
１０５に基づいて第２のデータバス１０３および選択デ
ータバス１０６を用いてデータの読み出しを行い、以上
に続いて選択信号生成器１６は、CPUアクセスサイクル
数１１１で示されたサイクル数の期間は装置選択信号１
０９にCPU１１を選択する値を出力し、選択器１３は第
１のアドレスバス１０１の値を選択アドレスバス１０７
へ出力し第１の制御信号１０２の値を選択制御信号１０
８へ出力し第１の制御信号１０２に基づいて第１のデー
タバス１００および選択データバス１０６を用いて命令
の読み出しを行う。そして、データアクノリッジ信号生
成器１５はCPU１１が第１の制御信号１０２を用いてア
クセスの開始を示すと、OSDアクセスサイクル数１１２
で示されたサイクル数の後、データアクノリッジ信号１
１０を出力する。
【００１６】以上のように構成された本発明のバス制御
装置について、図２および図３のタイミングチャートを
用いて、その動作を説明する。
装置について、図２および図３のタイミングチャートを
用いて、その動作を説明する。
【００１７】同図において、CPU１１とOSD１２とは共に
ROM１４の読み出し動作を行っている。また、第１の制
御信号１０２は値がＬのときROM１４へのアクセスを示
す第１のチップセレクト信号と値がＬのときROM１４か
らの読み出しを示す第１のリードイネーブル信号とから
構成され、第２の制御信号１０５は値がＬのときROM１
４へのアクセスを示す第２のチップセレクト信号と値が
ＬのときROM１４からの読み出しを示す第２のリードイ
ネーブル信号とから構成され、選択制御信号１０８は値
がＬのときROM１４へのアクセスを示す選択チップセレ
クト信号と値がＬのときROM１４からの読み出しを示す
選択リードイネーブル信号とから構成される。そして、
図２には第１のアドレスバス１０１と第１のデータバス
１００と第１のチップセレクト信号と第１のリードイネ
ーブル信号と第２のアドレスバス１０４と第２のデータ
バス１０３とデータアクノリッジ信号１１０と第２のチ
ップセレクト信号と第２のリードイネーブル信号とを示
し、図３には選択信号１０９と選択アドレスバス１０７
と選択データバス１０６と選択チップセレクト信号と選
択リードイネーブル信号とを示した。さらに、CPU１１
のROM１４へのアクセスサイクル数は４であり、CPUアク
セスサイクル数格納レジスタには２が設定されており、
OSD１２のROM１４へのアクセスサイクル数は２であり、
OSDアクセスサイクル数格納レジスタには２が設定され
ている。またタイミングチャートは全部で５サイクルか
ら成り、タイミングｔ０からタイミングｔ４で示してい
る。以下、各タイミングでの動作を説明する。
ROM１４の読み出し動作を行っている。また、第１の制
御信号１０２は値がＬのときROM１４へのアクセスを示
す第１のチップセレクト信号と値がＬのときROM１４か
らの読み出しを示す第１のリードイネーブル信号とから
構成され、第２の制御信号１０５は値がＬのときROM１
４へのアクセスを示す第２のチップセレクト信号と値が
ＬのときROM１４からの読み出しを示す第２のリードイ
ネーブル信号とから構成され、選択制御信号１０８は値
がＬのときROM１４へのアクセスを示す選択チップセレ
クト信号と値がＬのときROM１４からの読み出しを示す
選択リードイネーブル信号とから構成される。そして、
図２には第１のアドレスバス１０１と第１のデータバス
１００と第１のチップセレクト信号と第１のリードイネ
ーブル信号と第２のアドレスバス１０４と第２のデータ
バス１０３とデータアクノリッジ信号１１０と第２のチ
ップセレクト信号と第２のリードイネーブル信号とを示
し、図３には選択信号１０９と選択アドレスバス１０７
と選択データバス１０６と選択チップセレクト信号と選
択リードイネーブル信号とを示した。さらに、CPU１１
のROM１４へのアクセスサイクル数は４であり、CPUアク
セスサイクル数格納レジスタには２が設定されており、
OSD１２のROM１４へのアクセスサイクル数は２であり、
OSDアクセスサイクル数格納レジスタには２が設定され
ている。またタイミングチャートは全部で５サイクルか
ら成り、タイミングｔ０からタイミングｔ４で示してい
る。以下、各タイミングでの動作を説明する。
【００１８】（タイミングｔ０）OSD１２はROM１４のデ
ータを読み出すために、第２のチップセレクト信号と第
２のリードイネーブル信号とにＬを出力し、第２のアド
レスバス１０４にアドレスを出力する。選択信号生成器
１６は選択信号１０９へOSD１２を選択することを意味
する値Ｌを出力し、選択器１３は、第２のアドレスバス
１０４の値を選択アドレスバス１０７へ出力し、第２の
チップセレクト信号の値Ｌを選択チップセレクト信号に
出力し、第２のリードイネーブル信号の値Ｌを選択リー
ドイネーブル信号に出力する。
ータを読み出すために、第２のチップセレクト信号と第
２のリードイネーブル信号とにＬを出力し、第２のアド
レスバス１０４にアドレスを出力する。選択信号生成器
１６は選択信号１０９へOSD１２を選択することを意味
する値Ｌを出力し、選択器１３は、第２のアドレスバス
１０４の値を選択アドレスバス１０７へ出力し、第２の
チップセレクト信号の値Ｌを選択チップセレクト信号に
出力し、第２のリードイネーブル信号の値Ｌを選択リー
ドイネーブル信号に出力する。
【００１９】（タイミングｔ１）CPU１１はROM１４の命
令を読み出すために、第１のチップセレクト信号と第１
のリードイネーブル信号とにＬを出力し、第１のアドレ
スバス１０１にアドレスを出力する。CPU１１のアクセ
スサイクル数は４であるため、CPU１１の読み出し動作
は４サイクル（ｔ１、ｔ２、ｔ３、ｔ４）で完了するこ
とになる。また、第１のチップセレクト信号がデータア
クノリッジ信号生成器１５と選択信号生成器１６とに入
力され、選択信号生成器１６はOSDアクセスサイクル数
１１２に示された２サイクルの間（ｔ１、ｔ２）選択信
号１０９にOSD１２を選択することを意味する値Ｌを出
力し、選択器１３は、第２のアドレスバス１０４の値を
選択アドレスバス１０７へ出力し、第２のチップセレク
ト信号の値Ｌを選択チップセレクト信号に出力し、第２
のリードイネーブル信号の値Ｌを選択リードイネーブル
信号に出力する。
令を読み出すために、第１のチップセレクト信号と第１
のリードイネーブル信号とにＬを出力し、第１のアドレ
スバス１０１にアドレスを出力する。CPU１１のアクセ
スサイクル数は４であるため、CPU１１の読み出し動作
は４サイクル（ｔ１、ｔ２、ｔ３、ｔ４）で完了するこ
とになる。また、第１のチップセレクト信号がデータア
クノリッジ信号生成器１５と選択信号生成器１６とに入
力され、選択信号生成器１６はOSDアクセスサイクル数
１１２に示された２サイクルの間（ｔ１、ｔ２）選択信
号１０９にOSD１２を選択することを意味する値Ｌを出
力し、選択器１３は、第２のアドレスバス１０４の値を
選択アドレスバス１０７へ出力し、第２のチップセレク
ト信号の値Ｌを選択チップセレクト信号に出力し、第２
のリードイネーブル信号の値Ｌを選択リードイネーブル
信号に出力する。
【００２０】（タイミングｔ２）ROM１４は選択アドレ
スバス１０７へ出力された第２のアドレスバス１０４の
値によって特定されたデータを選択データバス１０６へ
出力し、選択器１３は選択データバス１０６の値を第２
のデータバス１０３へ出力し、データアクノリッジ信号
生成器１５は第１のチップセレクト信号とOSDアクセス
サイクル数１１２よりｔ２がOSD１２の読み出し動作の
最後のサイクルであることを検出してデータアクノリッ
ジ信号１１０を出力し、OSD１２は第２のデータバス１
０３の値を読み込み、第２のチップセレクト信号と第２
のリードイネーブル信号とへＨを出力し、読み出し動作
を完了する。
スバス１０７へ出力された第２のアドレスバス１０４の
値によって特定されたデータを選択データバス１０６へ
出力し、選択器１３は選択データバス１０６の値を第２
のデータバス１０３へ出力し、データアクノリッジ信号
生成器１５は第１のチップセレクト信号とOSDアクセス
サイクル数１１２よりｔ２がOSD１２の読み出し動作の
最後のサイクルであることを検出してデータアクノリッ
ジ信号１１０を出力し、OSD１２は第２のデータバス１
０３の値を読み込み、第２のチップセレクト信号と第２
のリードイネーブル信号とへＨを出力し、読み出し動作
を完了する。
【００２１】（タイミングｔ３）選択信号生成器１６は
CPUアクセスサイクル数１１１に示された２サイクルの
間（ｔ３、ｔ４）選択信号１０９にCPU１１を選択する
ことを意味する値Ｈを出力し、選択器１３は第１のアド
レスバス１０１の値を選択アドレスバス１０７へ出力
し、第１のチップセレクト信号の値Ｌを選択チップセレ
クト信号に出力し、第１のリードイネーブル信号の値Ｌ
を選択リードイネーブル信号に出力する。また、OSD１
２はROM１４から次のデータを読み出すために、第２の
チップセレクト信号と第２のリードイネーブル信号とに
Ｌを出力する。
CPUアクセスサイクル数１１１に示された２サイクルの
間（ｔ３、ｔ４）選択信号１０９にCPU１１を選択する
ことを意味する値Ｈを出力し、選択器１３は第１のアド
レスバス１０１の値を選択アドレスバス１０７へ出力
し、第１のチップセレクト信号の値Ｌを選択チップセレ
クト信号に出力し、第１のリードイネーブル信号の値Ｌ
を選択リードイネーブル信号に出力する。また、OSD１
２はROM１４から次のデータを読み出すために、第２の
チップセレクト信号と第２のリードイネーブル信号とに
Ｌを出力する。
【００２２】（タイミングｔ４）ROM１４は選択アドレ
スバス１０７へ出力された第１のアドレスバス１０１の
値によって特定された命令を選択データバス１０６へ出
力し、選択器１３は選択データバス１０６の値を第１の
データバス１００へ出力し、CPU１１は、第１のデータ
バス１００の値を読み込み、第１のチップセレクト信号
と第１のリードイネーブル信号とへＨを出力し、読み出
し動作を完了する。
スバス１０７へ出力された第１のアドレスバス１０１の
値によって特定された命令を選択データバス１０６へ出
力し、選択器１３は選択データバス１０６の値を第１の
データバス１００へ出力し、CPU１１は、第１のデータ
バス１００の値を読み込み、第１のチップセレクト信号
と第１のリードイネーブル信号とへＨを出力し、読み出
し動作を完了する。
【００２３】以上のように本発明の実施の形態１によれ
ば、CPU１１のアクセスに伴ってOSD１２のアクセスが行
われることになり、CPU１１が複数サイクルに渡る例外
処理を行っている最中にOSD１２はROM１４へアクセスで
き、従ってOSD１２のアクセスが待たされることはない
ため、非常に応答性の良いバス制御装置を得ることがで
き、１走査線が終わるまでに所定の文字データを表示さ
せるデジタルテレビ等に好適である。
ば、CPU１１のアクセスに伴ってOSD１２のアクセスが行
われることになり、CPU１１が複数サイクルに渡る例外
処理を行っている最中にOSD１２はROM１４へアクセスで
き、従ってOSD１２のアクセスが待たされることはない
ため、非常に応答性の良いバス制御装置を得ることがで
き、１走査線が終わるまでに所定の文字データを表示さ
せるデジタルテレビ等に好適である。
【００２４】（実施の形態２）図４は、本発明の実施の
形態２におけるバス制御装置を含むデータ処理装置の構
成を示すブロック図を示す。
形態２におけるバス制御装置を含むデータ処理装置の構
成を示すブロック図を示す。
【００２５】同図において、バス制御装置２９は、選択
信号生成器２６と選択器１３とから構成され、第１のデ
ータバス１００と第１のアドレスバス１０１と第１の制
御信号１０２とによってCPU１１と接続され、第２のデ
ータバス１０３と第２のアドレスバス１０４と第２の制
御信号１０５とによってOSD２２と接続され、選択デー
タバス１０６と選択アドレスバス１０７と選択制御信号
１０８とによってROM１４と接続されている。
信号生成器２６と選択器１３とから構成され、第１のデ
ータバス１００と第１のアドレスバス１０１と第１の制
御信号１０２とによってCPU１１と接続され、第２のデ
ータバス１０３と第２のアドレスバス１０４と第２の制
御信号１０５とによってOSD２２と接続され、選択デー
タバス１０６と選択アドレスバス１０７と選択制御信号
１０８とによってROM１４と接続されている。
【００２６】CPU１１は第１の制御信号１０２を用いて
アクセスの開始を示し、第１のアドレスバス１０１にア
ドレスを出力し、第１のデータバスを用いて命令の読み
出しを行い、OSD２２は第２の制御信号１０５を用いて
アクセスの開始を示し、第２のアドレスバス１０４にア
ドレスを出力し、第２のデータバスを用いてデータの読
み出しを行う。また、システムクロック１１３がＨの場
合、選択信号生成器２６は装置選択信号１０９にOSD２
２を選択する値Ｌを出力し、選択器１３は第２のアドレ
スバス１０４の値を選択アドレスバス１０７へ出力し第
２の制御信号１０５の値を選択制御信号１０８へ出力し
第２の制御信号１０５に基づいて第２のデータバス１０
３および選択データバス１０６を用いてデータの読み出
しを行い、システムクロック１１３がＬの場合、選択信
号生成器２６は装置選択信号１０９にCPU１１を選択す
る値Ｈを出力し、選択器１３は第１のアドレスバス１０
１の値を選択アドレスバス１０７へ出力し第１の制御信
号１０２の値を選択制御信号１０８へ出力し第１の制御
信号１０２に基づいて第１のデータバス１００および選
択データバス１０６を用いて命令の読み出しを行う。
アクセスの開始を示し、第１のアドレスバス１０１にア
ドレスを出力し、第１のデータバスを用いて命令の読み
出しを行い、OSD２２は第２の制御信号１０５を用いて
アクセスの開始を示し、第２のアドレスバス１０４にア
ドレスを出力し、第２のデータバスを用いてデータの読
み出しを行う。また、システムクロック１１３がＨの場
合、選択信号生成器２６は装置選択信号１０９にOSD２
２を選択する値Ｌを出力し、選択器１３は第２のアドレ
スバス１０４の値を選択アドレスバス１０７へ出力し第
２の制御信号１０５の値を選択制御信号１０８へ出力し
第２の制御信号１０５に基づいて第２のデータバス１０
３および選択データバス１０６を用いてデータの読み出
しを行い、システムクロック１１３がＬの場合、選択信
号生成器２６は装置選択信号１０９にCPU１１を選択す
る値Ｈを出力し、選択器１３は第１のアドレスバス１０
１の値を選択アドレスバス１０７へ出力し第１の制御信
号１０２の値を選択制御信号１０８へ出力し第１の制御
信号１０２に基づいて第１のデータバス１００および選
択データバス１０６を用いて命令の読み出しを行う。
【００２７】以上のように構成された本発明のバス制御
装置について、図５および図６のタイミングチャートを
用いて、その動作を説明する。
装置について、図５および図６のタイミングチャートを
用いて、その動作を説明する。
【００２８】同図において、CPU１１とOSD１２とは共に
ROM１４の読み出し動作を行っている。また、第１の制
御信号１０２は値がＬのときROM１４へのアクセスを示
す第１のチップセレクト信号と値がＬのときROM１４か
らの読み出しを示す第１のリードイネーブル信号とから
構成され、第２の制御信号１０５は値がＬのときROM１
４へのアクセスを示す第２のチップセレクト信号と値が
ＬのときROM１４からの読み出しを示す第２のリードイ
ネーブル信号とから構成され、選択制御信号１０８は値
がＬのときROM１４へのアクセスを示す選択チップセレ
クト信号と値がＬのときROM１４からの読み出しを示す
選択リードイネーブル信号とから構成される。そして、
図５にはシステムクロック１１３と第１のアドレスバス
１０１と第１のデータバス１００と第１のチップセレク
ト信号と第１のリードイネーブル信号と第２のアドレス
バス１０４と第２のデータバス１０３と第２のチップセ
レクト信号と第２のリードイネーブル信号とを示し、図
６にはシステムクロック１１３と選択信号１０９と選択
アドレスバス１０７と選択データバス１０６と選択チッ
プセレクト信号と選択リードイネーブル信号とを示し
た。さらに、タイミングチャートは全部で４サイクルか
ら成り、タイミングｔ１０からタイミングｔ１３で示し
ている。以下、各タイミングでの動作を説明する。
ROM１４の読み出し動作を行っている。また、第１の制
御信号１０２は値がＬのときROM１４へのアクセスを示
す第１のチップセレクト信号と値がＬのときROM１４か
らの読み出しを示す第１のリードイネーブル信号とから
構成され、第２の制御信号１０５は値がＬのときROM１
４へのアクセスを示す第２のチップセレクト信号と値が
ＬのときROM１４からの読み出しを示す第２のリードイ
ネーブル信号とから構成され、選択制御信号１０８は値
がＬのときROM１４へのアクセスを示す選択チップセレ
クト信号と値がＬのときROM１４からの読み出しを示す
選択リードイネーブル信号とから構成される。そして、
図５にはシステムクロック１１３と第１のアドレスバス
１０１と第１のデータバス１００と第１のチップセレク
ト信号と第１のリードイネーブル信号と第２のアドレス
バス１０４と第２のデータバス１０３と第２のチップセ
レクト信号と第２のリードイネーブル信号とを示し、図
６にはシステムクロック１１３と選択信号１０９と選択
アドレスバス１０７と選択データバス１０６と選択チッ
プセレクト信号と選択リードイネーブル信号とを示し
た。さらに、タイミングチャートは全部で４サイクルか
ら成り、タイミングｔ１０からタイミングｔ１３で示し
ている。以下、各タイミングでの動作を説明する。
【００２９】（タイミングｔ１０）システムクロック１
１３がＨなので、選択信号生成器２６は選択信号１０９
にOSD２２を選択する値Lを出力し、選択器１３は第２の
アドレスバス１０４の値を選択アドレスバス１０７へ出
力し第２のリードイネーブル信号の値Ｌを選択リードイ
ネーブル信号へ出力し、ROM１４は選択アドレスバス１
０７へ出力された第２のアドレスバス１０４の値によっ
て特定されたデータを選択データバス１０６へ出力し、
選択器１３は選択データバス１０６の値を第２のデータ
バス１０３に出力し、OSD２２がデータバス１０３の値
を読み出して読み出し動作を完了する。
１３がＨなので、選択信号生成器２６は選択信号１０９
にOSD２２を選択する値Lを出力し、選択器１３は第２の
アドレスバス１０４の値を選択アドレスバス１０７へ出
力し第２のリードイネーブル信号の値Ｌを選択リードイ
ネーブル信号へ出力し、ROM１４は選択アドレスバス１
０７へ出力された第２のアドレスバス１０４の値によっ
て特定されたデータを選択データバス１０６へ出力し、
選択器１３は選択データバス１０６の値を第２のデータ
バス１０３に出力し、OSD２２がデータバス１０３の値
を読み出して読み出し動作を完了する。
【００３０】（タイミングｔ１１）システムクロック１
１３がＬなので、選択信号生成器２６は選択信号１０９
にCPU１１を選択する値Ｈを出力し、選択器１３は第１
のアドレスバス１０１の値を選択アドレスバス１０７へ
出力し第１の制御信号１０２の値を選択制御信号１０８
へ出力する。このサイクルではCPU１１はアクセスを行
わないため第１のチップセレクト信号にはＨが出力され
ており、選択チップセレクト信号にもＨが出力され、RO
M１４のアクセスは行われない。
１３がＬなので、選択信号生成器２６は選択信号１０９
にCPU１１を選択する値Ｈを出力し、選択器１３は第１
のアドレスバス１０１の値を選択アドレスバス１０７へ
出力し第１の制御信号１０２の値を選択制御信号１０８
へ出力する。このサイクルではCPU１１はアクセスを行
わないため第１のチップセレクト信号にはＨが出力され
ており、選択チップセレクト信号にもＨが出力され、RO
M１４のアクセスは行われない。
【００３１】（タイミングｔ１２）タイミングｔ１０と
同様、OSD２２による読み出し動作が行われる。
同様、OSD２２による読み出し動作が行われる。
【００３２】（タイミングｔ１３）システムクロック１
１３がＬなので、選択信号生成器２６は選択信号１０９
にCPU１１を選択する値を出力し、選択器１３は第１の
アドレスバス１０１の値を選択アドレスバス１０７へ出
力し第１のリードイネーブル信号の値Ｌを選択リードイ
ネーブル信号へ出力し、ROM１４は選択アドレスバス１
０７へ出力された第１のアドレスバス１０１の値によっ
て特定された命令を選択データバス１０６へ出力し、選
択器１３は選択データバス１０６の値を第１のデータバ
ス１００に出力し、CPU１１がデータバス１００の値を
読み出して読み出し動作を完了する。
１３がＬなので、選択信号生成器２６は選択信号１０９
にCPU１１を選択する値を出力し、選択器１３は第１の
アドレスバス１０１の値を選択アドレスバス１０７へ出
力し第１のリードイネーブル信号の値Ｌを選択リードイ
ネーブル信号へ出力し、ROM１４は選択アドレスバス１
０７へ出力された第１のアドレスバス１０１の値によっ
て特定された命令を選択データバス１０６へ出力し、選
択器１３は選択データバス１０６の値を第１のデータバ
ス１００に出力し、CPU１１がデータバス１００の値を
読み出して読み出し動作を完了する。
【００３３】以上のように本発明の実施の形態２によれ
ば、毎サイクルCPU１１とOSD２２とのアクセスが可能で
あり、CPU１１が複数サイクルに渡る例外処理を行って
いる最中にOSD２２はROM１４へアクセスできる。本発明
の実施の形態２における効果に加えて、CPU１１のアク
セスが行われなくてもOSD２２がアクセスを行うことが
でき、より一層応答性の良いバス制御装置を得ることが
できる。
ば、毎サイクルCPU１１とOSD２２とのアクセスが可能で
あり、CPU１１が複数サイクルに渡る例外処理を行って
いる最中にOSD２２はROM１４へアクセスできる。本発明
の実施の形態２における効果に加えて、CPU１１のアク
セスが行われなくてもOSD２２がアクセスを行うことが
でき、より一層応答性の良いバス制御装置を得ることが
できる。
【００３４】（実施の形態３）図８は、本発明の実施の
形態３におけるバス制御装置を含むデータ処理装置の構
成を示すブロック図を示す。
形態３におけるバス制御装置を含むデータ処理装置の構
成を示すブロック図を示す。
【００３５】同図において符号１１、１４、２２、１０
０、１０１、１０３、１０４、１０５〜１０７、１１３
に示すものは実施の形態２において図４に示す同符号の
ものと対応する。第１のチップセレクト信号１０２１と
第１のリードイネーブル信号１０２２、第２のチップセ
レクト信号１０５１と第２のリードイネーブル信号１０
５２、選択チップセレクト信号１０８１と選択リードイ
ネーブル信号１０８２は、それぞれ図４に示す第１の制
御信号１０２、第２の制御信号１０５、選択制御信号１
０８に対応する。第１のチップセレクト信号１０２１、
第２のチップセレクト信号１０５１は値がＬの時ROM１
４への読み出しのアクセスを行うことを示し、第１のリ
ードイネーブル信号１０２２、第２のリードイネーブル
信号１０５２は値がＬのときROM１４からの読み出しを
行うことを示す。異なるのは、第１、第２のチップセレ
クト信号１０２１、１０５１、第１、第２のリードイネ
ーブル信号１０２２、１０５２を選択信号生成器８６に
入力して選択器８３を制御することにより、第１、第２
のデータバス１００、１０３と、第１、第２のアドレス
バス１０１、１０４の選択性を制御するようにした点で
ある。
０、１０１、１０３、１０４、１０５〜１０７、１１３
に示すものは実施の形態２において図４に示す同符号の
ものと対応する。第１のチップセレクト信号１０２１と
第１のリードイネーブル信号１０２２、第２のチップセ
レクト信号１０５１と第２のリードイネーブル信号１０
５２、選択チップセレクト信号１０８１と選択リードイ
ネーブル信号１０８２は、それぞれ図４に示す第１の制
御信号１０２、第２の制御信号１０５、選択制御信号１
０８に対応する。第１のチップセレクト信号１０２１、
第２のチップセレクト信号１０５１は値がＬの時ROM１
４への読み出しのアクセスを行うことを示し、第１のリ
ードイネーブル信号１０２２、第２のリードイネーブル
信号１０５２は値がＬのときROM１４からの読み出しを
行うことを示す。異なるのは、第１、第２のチップセレ
クト信号１０２１、１０５１、第１、第２のリードイネ
ーブル信号１０２２、１０５２を選択信号生成器８６に
入力して選択器８３を制御することにより、第１、第２
のデータバス１００、１０３と、第１、第２のアドレス
バス１０１、１０４の選択性を制御するようにした点で
ある。
【００３６】CPU１１は第１のチップセレクト信号１０
２１、第１のリードイネーブル信号１０２２を用いてRO
M１４からデータを読み出すアクセスの開始を示し、第
１のアドレスバス１０１にアドレスを出力し、第１のデ
ータバス１００を用いて命令の読み出しを行い、OSD２
２は第２のチップセレクト信号１０５１、第２のリード
イネーブル信号１０５２を用いてアクセスの開始を示
し、第２のアドレスバス１０４にアドレスを出力し、第
２のデータバス１０３を用いてデータの読み出しを行
う。また選択器８３は、装置バス信号選択信号１１５が
Ｈの場合、第１のアドレスバス１０１の値を選択アドレ
スバス１０７へ出力し、第１のデータバス１００を用い
てデータの読み出しを行い、装置バス信号選択信号１１
５がＬの場合、第２のアドレスバス１０４の値を選択ア
ドレスバス１０７へ出力し、第２のデータバス１０３を
用いてデータの読み出しを行う。選択器８５は、装置制
御信号選択信号１１４がＨの場合は第１のチップセレク
ト信号１０２１と第１のリードイネーブル信号１０２２
の値を、Ｌの場合は第２のチップセレクト信号１０５１
と第２のリードイネーブル信号１０５２の値を選択チッ
プセレクト信号１０８１、選択リードイネーブル信号１
０８２へ出力する。選択信号生成器８６にはシステムク
ロック１１３が入力され、装置制御信号選択信号１１４
と装置バス信号選択信号１１５を出力する。装置制御信
号選択信号１１４はシステムクロック１１３の反転であ
る。装置バス信号選択信号１１５はシステムクロック１
１３がＨの場合第２のチップセレクト信号１０５１の値
となり、システムクロック１１３がＬの場合第１のチッ
プセレクト信号１０２１がＨなら前サイクルの値を維持
し、第１のチップセレクト信号１０２１がＬならばＨと
なる信号である。
２１、第１のリードイネーブル信号１０２２を用いてRO
M１４からデータを読み出すアクセスの開始を示し、第
１のアドレスバス１０１にアドレスを出力し、第１のデ
ータバス１００を用いて命令の読み出しを行い、OSD２
２は第２のチップセレクト信号１０５１、第２のリード
イネーブル信号１０５２を用いてアクセスの開始を示
し、第２のアドレスバス１０４にアドレスを出力し、第
２のデータバス１０３を用いてデータの読み出しを行
う。また選択器８３は、装置バス信号選択信号１１５が
Ｈの場合、第１のアドレスバス１０１の値を選択アドレ
スバス１０７へ出力し、第１のデータバス１００を用い
てデータの読み出しを行い、装置バス信号選択信号１１
５がＬの場合、第２のアドレスバス１０４の値を選択ア
ドレスバス１０７へ出力し、第２のデータバス１０３を
用いてデータの読み出しを行う。選択器８５は、装置制
御信号選択信号１１４がＨの場合は第１のチップセレク
ト信号１０２１と第１のリードイネーブル信号１０２２
の値を、Ｌの場合は第２のチップセレクト信号１０５１
と第２のリードイネーブル信号１０５２の値を選択チッ
プセレクト信号１０８１、選択リードイネーブル信号１
０８２へ出力する。選択信号生成器８６にはシステムク
ロック１１３が入力され、装置制御信号選択信号１１４
と装置バス信号選択信号１１５を出力する。装置制御信
号選択信号１１４はシステムクロック１１３の反転であ
る。装置バス信号選択信号１１５はシステムクロック１
１３がＨの場合第２のチップセレクト信号１０５１の値
となり、システムクロック１１３がＬの場合第１のチッ
プセレクト信号１０２１がＨなら前サイクルの値を維持
し、第１のチップセレクト信号１０２１がＬならばＨと
なる信号である。
【００３７】図９は、以上のように構成された本発明の
バス制御装置の動作を示すタイミング図である。同図に
おいて、CPU１１とOSD２２とは共にROM１４の読み出し
動作を行っている。以下、同図に示すタイミングｔ２０
〜ｔ２３についてその動作を説明する。
バス制御装置の動作を示すタイミング図である。同図に
おいて、CPU１１とOSD２２とは共にROM１４の読み出し
動作を行っている。以下、同図に示すタイミングｔ２０
〜ｔ２３についてその動作を説明する。
【００３８】（タイミングｔ２０）システムクロック１
１３がＨなので、選択信号生成器８６は装置制御信号選
択信号１１４にOSD２２を選択する値Ｌを出力し、選択
器８５は第２のチップセレクト信号１０５１、第２のリ
ードイネーブル信号１０５２の値を選択チップセレクト
信号１０８１、選択リードイネーブル信号１０８２に出
力する。同時に選択信号生成器８６は装置バス信号選択
信号１１５に第２のチップセレクト信号１０５１の値Ｌ
を出力するので選択器８３は第２のアドレスバス１０４
の値（Ａ２０）を選択アドレスバス１０７に出力する。
第２のチップセレクト信号１０５１、第２のリードイネ
ーブル信号１０５２が共にＬになった時、ROM１４は選
択アドレスバス１０７へ出力された第２のアドレスバス
１０４の値によって特定されたデータ（Ｄ２０）を選択
データバス１０６へ出力し、選択器８３は選択データバ
ス１０６の値を第２のデータバス１０３に出力し、OSD
２２がデータバス１０３の値を読み出して読み出し動作
を完了する。
１３がＨなので、選択信号生成器８６は装置制御信号選
択信号１１４にOSD２２を選択する値Ｌを出力し、選択
器８５は第２のチップセレクト信号１０５１、第２のリ
ードイネーブル信号１０５２の値を選択チップセレクト
信号１０８１、選択リードイネーブル信号１０８２に出
力する。同時に選択信号生成器８６は装置バス信号選択
信号１１５に第２のチップセレクト信号１０５１の値Ｌ
を出力するので選択器８３は第２のアドレスバス１０４
の値（Ａ２０）を選択アドレスバス１０７に出力する。
第２のチップセレクト信号１０５１、第２のリードイネ
ーブル信号１０５２が共にＬになった時、ROM１４は選
択アドレスバス１０７へ出力された第２のアドレスバス
１０４の値によって特定されたデータ（Ｄ２０）を選択
データバス１０６へ出力し、選択器８３は選択データバ
ス１０６の値を第２のデータバス１０３に出力し、OSD
２２がデータバス１０３の値を読み出して読み出し動作
を完了する。
【００３９】（タイミングｔ２１）システムクロック１
１３がＬなので、選択信号生成器８６は装置制御信号選
択信号１１４にCPU１１を選択する値Ｈを出力し、選択
器８５は第１のチップセレクト信号１０２１、第１のリ
ードイネーブル信号１０２２の値を選択チップセレクト
信号１０８１、選択リードイネーブル信号１０８２に出
力し、第１のチップセレクト信号はＨなので選択チップ
セレクト信号１０８１はＨとなる。同時に選択信号生成
器８６は第１のチップセレクト信号１０２１がＨのため
装置バス信号選択信号１１５を前サイクルｔ２０での値
Ｌに保持するので、選択器８３は第２のアドレスバス１
０４の値を選択アドレスバス１０７に出力する。このサ
イクルでは選択チップセレクト信号１０８１がＨのた
め、ROM１４へのアクセスは行われない。
１３がＬなので、選択信号生成器８６は装置制御信号選
択信号１１４にCPU１１を選択する値Ｈを出力し、選択
器８５は第１のチップセレクト信号１０２１、第１のリ
ードイネーブル信号１０２２の値を選択チップセレクト
信号１０８１、選択リードイネーブル信号１０８２に出
力し、第１のチップセレクト信号はＨなので選択チップ
セレクト信号１０８１はＨとなる。同時に選択信号生成
器８６は第１のチップセレクト信号１０２１がＨのため
装置バス信号選択信号１１５を前サイクルｔ２０での値
Ｌに保持するので、選択器８３は第２のアドレスバス１
０４の値を選択アドレスバス１０７に出力する。このサ
イクルでは選択チップセレクト信号１０８１がＨのた
め、ROM１４へのアクセスは行われない。
【００４０】（タイミングｔ２２）システムクロック１
１３がＨなので、選択信号生成器８６は装置制御信号選
択信号１１４にOSD２２を選択する値Ｌを出力し、選択
器８５は第２のチップセレクト信号１０５１、第２のリ
ードイネーブル信号１０５２の値を選択チップセレクト
信号１０８１、選択リードイネーブル信号１０８２に出
力し、選択チップセレクト信号１０８１はＨとなる。同
時に選択信号生成器８６は装置バス信号選択信号１１５
に第２のチップセレクト信号１０５１の値Ｈを出力する
ので選択器８３は第１のアドレスバス信号１０１の値を
選択アドレスバス１０７に出力する。このサイクルでは
選択チップセレクト信号１０８１がＨのため、ROM１４
へのアクセスは行われない。
１３がＨなので、選択信号生成器８６は装置制御信号選
択信号１１４にOSD２２を選択する値Ｌを出力し、選択
器８５は第２のチップセレクト信号１０５１、第２のリ
ードイネーブル信号１０５２の値を選択チップセレクト
信号１０８１、選択リードイネーブル信号１０８２に出
力し、選択チップセレクト信号１０８１はＨとなる。同
時に選択信号生成器８６は装置バス信号選択信号１１５
に第２のチップセレクト信号１０５１の値Ｈを出力する
ので選択器８３は第１のアドレスバス信号１０１の値を
選択アドレスバス１０７に出力する。このサイクルでは
選択チップセレクト信号１０８１がＨのため、ROM１４
へのアクセスは行われない。
【００４１】（タイミングｔ２３）システムクロック１
１３がＬなので、選択信号生成器８６は装置制御信号選
択信号１１４にCPU１１を選択する値Ｈを出力し、選択
器８５は第１のチップセレクト信号１０２１、第１のリ
ードイネーブル信号１０２２の値を選択し、選択チップ
セレクト信号１０８１、選択リードイネーブル信号１０
８２に出力する。同時に選択信号生成器８６は第１のチ
ップセレクト信号１０２１がＬのため装置バス信号選択
信号１１５をＨとし、選択器８３は第１のアドレスバス
信号１０１の値を選択アドレスバス１０７に出力する。
ROM１４は、第１のチップセレクト信号１０２１がＬな
ので選択アドレスバス１０７へ出力された第１のアドレ
スバス１０１の値（Ａ１１）によって特定されたデータ
（Ｄ１１）を選択データバス１０６へ出力し、選択器８
３は選択データバス１０６の値を第１のデータバス１０
０に出力し、CPU１１がデータバス１００の値を読み出
して読み出し動作を完了する。
１３がＬなので、選択信号生成器８６は装置制御信号選
択信号１１４にCPU１１を選択する値Ｈを出力し、選択
器８５は第１のチップセレクト信号１０２１、第１のリ
ードイネーブル信号１０２２の値を選択し、選択チップ
セレクト信号１０８１、選択リードイネーブル信号１０
８２に出力する。同時に選択信号生成器８６は第１のチ
ップセレクト信号１０２１がＬのため装置バス信号選択
信号１１５をＨとし、選択器８３は第１のアドレスバス
信号１０１の値を選択アドレスバス１０７に出力する。
ROM１４は、第１のチップセレクト信号１０２１がＬな
ので選択アドレスバス１０７へ出力された第１のアドレ
スバス１０１の値（Ａ１１）によって特定されたデータ
（Ｄ１１）を選択データバス１０６へ出力し、選択器８
３は選択データバス１０６の値を第１のデータバス１０
０に出力し、CPU１１がデータバス１００の値を読み出
して読み出し動作を完了する。
【００４２】以上のように本発明の実施の形態３によれ
ば、実施の形態２に示す効果に加え、選択アドレスバス
に出力するアドレス信号もチップセレクト信号により制
御しているため、アドレスが変化する回数を削減するこ
とが可能であり、消費電力を更に減少することができ
る。
ば、実施の形態２に示す効果に加え、選択アドレスバス
に出力するアドレス信号もチップセレクト信号により制
御しているため、アドレスが変化する回数を削減するこ
とが可能であり、消費電力を更に減少することができ
る。
【００４３】
【発明の効果】以上のように本発明に係るバス制御装置
は、データを読み書きする第１のアクセス装置とデータ
を読み書きする第２のアクセス装置とがバスを介して同
一の記憶装置を共用しているバスの制御装置であって、
前記第２のアクセス装置の記憶装置へのアクセスを前記
第１のアクセス装置のアクセスよりも優先的に制御す
る。
は、データを読み書きする第１のアクセス装置とデータ
を読み書きする第２のアクセス装置とがバスを介して同
一の記憶装置を共用しているバスの制御装置であって、
前記第２のアクセス装置の記憶装置へのアクセスを前記
第１のアクセス装置のアクセスよりも優先的に制御す
る。
【００４４】この構成によれば、前記第２のアクセス装
置のアクセスが待たされることはないため、非常に応答
性の良いバス制御装置を得ることができる。
置のアクセスが待たされることはないため、非常に応答
性の良いバス制御装置を得ることができる。
【００４５】また、本発明に係るバス制御方法は、デー
タを読み書きする第１のアクセス装置とデータを読み書
きする第２のアクセス装置とがバスを介して同一の記憶
装置を共用しているバスの制御方法であって、前記第２
のアクセス装置の記憶装置へのアクセスを前記第１のア
クセス装置のアクセスよりも優先的に制御する。
タを読み書きする第１のアクセス装置とデータを読み書
きする第２のアクセス装置とがバスを介して同一の記憶
装置を共用しているバスの制御方法であって、前記第２
のアクセス装置の記憶装置へのアクセスを前記第１のア
クセス装置のアクセスよりも優先的に制御する。
【００４６】この構成によれば、前記第２のアクセス装
置のアクセスが待たされることはないため、非常に応答
性の良いバス制御方法を得ることができる。
置のアクセスが待たされることはないため、非常に応答
性の良いバス制御方法を得ることができる。
【００４７】また、本発明に係るバス制御方法は、デー
タを読み書きする第１のアクセス装置とデータを読み書
きする第２のアクセス装置とがバスを介して同一の記憶
装置を共用しているバスの制御方法であって、前記第１
のアクセス装置が前記記憶装置にアクセスするときは、
まず前記第２のアクセス装置の記憶装置へのアクセスを
優先的に制御してから前記第１のアクセス装置の記憶装
置へのアクセスを許可する。
タを読み書きする第１のアクセス装置とデータを読み書
きする第２のアクセス装置とがバスを介して同一の記憶
装置を共用しているバスの制御方法であって、前記第１
のアクセス装置が前記記憶装置にアクセスするときは、
まず前記第２のアクセス装置の記憶装置へのアクセスを
優先的に制御してから前記第１のアクセス装置の記憶装
置へのアクセスを許可する。
【００４８】この構成によれば、上記効果に加え、前記
第１のアクセス装置が前記記憶装置にアクセスするとき
は、必ず前記第２のアクセス装置の記憶装置へのアクセ
スが行われるため、非常に応答性の良いバス制御方法を
得ることができる。
第１のアクセス装置が前記記憶装置にアクセスするとき
は、必ず前記第２のアクセス装置の記憶装置へのアクセ
スが行われるため、非常に応答性の良いバス制御方法を
得ることができる。
【００４９】また、本発明に係るバス制御方法は、デー
タを読み書きする第１のアクセス装置とデータを読み書
きする第２のアクセス装置とがバスを介して同一の記憶
装置を共用しているバスの制御方法であって、一定周期
ごとに、まず前記第２のアクセス装置の記憶装置へのア
クセスを優先的に制御してから前記第１のアクセス装置
の記憶装置へのアクセスを許可する。
タを読み書きする第１のアクセス装置とデータを読み書
きする第２のアクセス装置とがバスを介して同一の記憶
装置を共用しているバスの制御方法であって、一定周期
ごとに、まず前記第２のアクセス装置の記憶装置へのア
クセスを優先的に制御してから前記第１のアクセス装置
の記憶装置へのアクセスを許可する。
【００５０】この構成によれば、毎サイクル前記第１の
アクセス装置と前記第２のアクセス装置とのアクセスが
可能であり、上記効果に加え、前記第１のアクセス装置
のアクセスが行われなくても前記第２のアクセス装置が
アクセスを行うことができ、より一層応答性の良いバス
制御方法を得ることができる。
アクセス装置と前記第２のアクセス装置とのアクセスが
可能であり、上記効果に加え、前記第１のアクセス装置
のアクセスが行われなくても前記第２のアクセス装置が
アクセスを行うことができ、より一層応答性の良いバス
制御方法を得ることができる。
【００５１】さらに、本発明に係るバス制御装置は、デ
ータを読み書きする第１のアクセス装置とデータを読み
書きする第２のアクセス装置とがバスを介して同一の記
憶装置を共用しているバスの制御装置であって、前記バ
ス制御装置は、前記第１のアクセス装置、前記第２のア
クセス装置と前記記憶装置との間に設けた選択器と、前
記第１のアクセス装置のアクセスサイクル数を格納する
第１のレジスタと、前記第２のアクセス装置のアクセス
サイクル数を格納する第２のレジスタと、前記第２のア
クセス装置が記憶装置へアクセスするのを禁止するデー
タアクノリッジ信号生成器とを有し、前記第１のアクセ
ス装置が記憶装置をアクセスしたのち前記第２のレジス
タの値を経過したときは、前記データアクノリッジ信号
生成器は前記第２のアクセス装置が記憶装置へアクセス
するのを禁止する信号を出力し、前記選択器は前記第１
のアクセス装置と記憶装置を接続し、その後前記第１の
レジスタの値が経過した後、前記選択器は前記第２のア
クセス装置と前記記憶装置とを接続する。
ータを読み書きする第１のアクセス装置とデータを読み
書きする第２のアクセス装置とがバスを介して同一の記
憶装置を共用しているバスの制御装置であって、前記バ
ス制御装置は、前記第１のアクセス装置、前記第２のア
クセス装置と前記記憶装置との間に設けた選択器と、前
記第１のアクセス装置のアクセスサイクル数を格納する
第１のレジスタと、前記第２のアクセス装置のアクセス
サイクル数を格納する第２のレジスタと、前記第２のア
クセス装置が記憶装置へアクセスするのを禁止するデー
タアクノリッジ信号生成器とを有し、前記第１のアクセ
ス装置が記憶装置をアクセスしたのち前記第２のレジス
タの値を経過したときは、前記データアクノリッジ信号
生成器は前記第２のアクセス装置が記憶装置へアクセス
するのを禁止する信号を出力し、前記選択器は前記第１
のアクセス装置と記憶装置を接続し、その後前記第１の
レジスタの値が経過した後、前記選択器は前記第２のア
クセス装置と前記記憶装置とを接続する。
【００５２】この構成によれば、上記効果に加え、前記
第１のアクセス装置が前記記憶装置にアクセスするとき
は、必ず前記第２のアクセス装置の記憶装置へのアクセ
スが行われるため、非常に応答性の良いバス制御装置を
得ることができる。
第１のアクセス装置が前記記憶装置にアクセスするとき
は、必ず前記第２のアクセス装置の記憶装置へのアクセ
スが行われるため、非常に応答性の良いバス制御装置を
得ることができる。
【００５３】また、本発明に係るバス制御装置は、デー
タを読み書きする第１のアクセス装置とデータを読み書
きする第２のアクセス装置とがバスを介して同一の記憶
装置を共用しているバスの制御装置であって、一定周期
ごとに、まず前記第２のアクセス装置の記憶装置へのア
クセスを優先的に制御してから前記第１のアクセス装置
の記憶装置へのアクセスを許可する。
タを読み書きする第１のアクセス装置とデータを読み書
きする第２のアクセス装置とがバスを介して同一の記憶
装置を共用しているバスの制御装置であって、一定周期
ごとに、まず前記第２のアクセス装置の記憶装置へのア
クセスを優先的に制御してから前記第１のアクセス装置
の記憶装置へのアクセスを許可する。
【００５４】この構成によれば、毎サイクル前記第１の
アクセス装置と前記第２のアクセス装置とのアクセスが
可能であり、上記効果に加え、前記第１のアクセス装置
のアクセスが行われなくても前記第２のアクセス装置が
アクセスを行うことができ、より一層応答性の良いバス
制御装置を得ることができる。
アクセス装置と前記第２のアクセス装置とのアクセスが
可能であり、上記効果に加え、前記第１のアクセス装置
のアクセスが行われなくても前記第２のアクセス装置が
アクセスを行うことができ、より一層応答性の良いバス
制御装置を得ることができる。
【００５５】また、請求項９記載の発明に係わるバス制
御装置は、データを読み書きする第１、第２のアクセス
装置と、前記第１、第２のアクセス装置がデータを読み
書きするのに用いる第１、第２の制御信号およびアドレ
ス信号を定められた周期毎に記憶装置に接続することが
可能な選択器とを備え、前記選択器は前記第１、第２の
制御信号と前記第１、第２のアドレス信号とを独立に制
御するものである。
御装置は、データを読み書きする第１、第２のアクセス
装置と、前記第１、第２のアクセス装置がデータを読み
書きするのに用いる第１、第２の制御信号およびアドレ
ス信号を定められた周期毎に記憶装置に接続することが
可能な選択器とを備え、前記選択器は前記第１、第２の
制御信号と前記第１、第２のアドレス信号とを独立に制
御するものである。
【００５６】この構成によって、第１、第２のアドレス
信号を記憶装置に接続するための切り換え回数を最小に
することができるので、消費電力を削減することが可能
となる。
信号を記憶装置に接続するための切り換え回数を最小に
することができるので、消費電力を削減することが可能
となる。
【図１】本発明の実施の形態１におけるバス制御装置の
構成を示すブロック図
構成を示すブロック図
【図２】本発明の実施の形態１におけるバス制御装置の
動作を示すタイミング波形図
動作を示すタイミング波形図
【図３】本発明の実施の形態１におけるバス制御装置の
動作を示すタイミング波形図
動作を示すタイミング波形図
【図４】本発明の実施の形態２におけるバス制御装置の
構成を示すブロック図
構成を示すブロック図
【図５】本発明の実施の形態２におけるバス制御装置の
動作を示すタイミング波形図
動作を示すタイミング波形図
【図６】本発明の実施の形態２におけるバス制御装置の
動作を示すタイミング波形図
動作を示すタイミング波形図
【図７】従来のバス制御装置の構成を示すブロック図
【図８】本発明の実施の形態３におけるバス制御装置の
構成を示すブロック図
構成を示すブロック図
【図９】本発明の実施の形態３におけるバス制御装置の
動作を示すタイミング波形図
動作を示すタイミング波形図
１１、３１ CPU １２、２２、３２ OSD １３、８３、８５ 選択器 １４、３４ ROM １５ データアクノリッジ信号生成器 １６、２６、８６ 選択信号生成器 １７ CPUアクセスサイクル数格納レジスタ １８ OSDアクセスサイクル数格納レジスタ １９、２９、３９、８９ バス制御装置 ３１ CPU ３２ OSD １００ 第１のデータバス １０１ 第１のアドレスバス １０２ 第１の制御信号 １０３ 第２のデータバス １０４ 第２のアドレスバス １０５ 第２の制御信号 １０６ 選択データバス １０７ 選択アドレスバス １０８ 選択制御信号 １０９ 選択信号 １１０ データアクノリッジ信号 １１１ CPUアクセスサイクル数 １１２ OSDアクセスサイクル数 １１３ システムクロック １１４ 装置制御信号選択信号 １１５ 装置バス信号選択信号 ３００ データバス ３０１ アドレスバス ３０２ 制御信号 ３０３ バスリクエスト信号 ３０４ バスグラント信号
Claims (11)
- 【請求項１】 データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御装置
であって、 前記第２のアクセス装置の記憶装置へのアクセスを前記
第１のアクセス装置のアクセスよりも優先的に制御する
ことを特徴とするバス制御装置。 - 【請求項２】 データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御方法
であって、 前記第２のアクセス装置の記憶装置へのアクセスを前記
第１のアクセス装置のアクセスよりも優先的に制御する
ことを特徴とするバス制御方法。 - 【請求項３】 データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御方法
であって、 前記第１のアクセス装置が前記記憶装置にアクセスする
ときは、まず前記第２のアクセス装置の記憶装置へのア
クセスを優先的に制御してから前記第１のアクセス装置
の記憶装置へのアクセスを許可することを特徴とするバ
ス制御方法。 - 【請求項４】 データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御方法
であって、 一定周期ごとに、まず前記第２のアクセス装置の記憶装
置へのアクセスを優先的に制御してから前記第１のアク
セス装置の記憶装置へのアクセスを許可することを特徴
とするバス制御方法。 - 【請求項５】 第１のアクセス装置はＣＰＵであり、第
２のアクセス装置は文字表示用装置であることを特徴と
する請求項３、４いずれか記載のバス制御方法。 - 【請求項６】 データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御装置
であって、前記バス制御装置は、 前記第１のアクセス装置、前記第２のアクセス装置と前
記記憶装置との間に設けた選択器と、 前記第１のアクセス装置のアクセスサイクル数を格納す
る第１のレジスタと、 前記第２のアクセス装置のアクセスサイクル数を格納す
る第２のレジスタと、 前記第２のアクセス装置が記憶装置へアクセスするのを
禁止するデータアクノリッジ信号生成器とを有し、 前記第１のアクセス装置が記憶装置をアクセスしたのち
前記第２のレジスタの値を経過したときは、前記データ
アクノリッジ信号生成器は前記第２のアクセス装置が記
憶装置へアクセスするのを禁止する信号を出力し、前記
選択器は前記第１のアクセス装置と記憶装置を接続し、 その後前記第１のレジスタの値が経過した後、前記選択
器は前記第２のアクセス装置と前記記憶装置とを接続す
ることを特徴とするバス制御装置。 - 【請求項７】 データを読み書きする第１のアクセス装
置とデータを読み書きする第２のアクセス装置とがバス
を介して同一の記憶装置を共用しているバスの制御装置
であって、前記バス制御装置は、 前記第１のアクセス装置、前記第２のアクセス装置と前
記記憶装置との間に設けた選択器と、 前記第１のアクセス装置のアクセスサイクル数を格納す
る第１のレジスタと、 前記第２のアクセス装置のアクセスサイクル数を格納す
る第２のレジスタと、 前記第２のアクセス装置が記憶装置へアクセスするのを
禁止するデータアクノリッジ信号生成器とを有し、 一定周期ごとに、前記第２のレジスタの値を経過したと
きは、前記データアクノリッジ信号生成器は前記第２の
アクセス装置が記憶装置へアクセスするのを禁止する信
号を出力し、前記選択器は前記第１のアクセス装置と記
憶装置を接続し、 その後前記第１のレジスタの値が経過した後、前記選択
器は前記第２のアクセス装置と前記記憶装置とを接続す
ることを特徴とするバス制御装置。 - 【請求項８】 第１のアクセス装置はＣＰＵであり、第
２のアクセス装置は文字表示用装置であることを特徴と
する請求項６、７いずれか記載のバス制御装置。 - 【請求項９】 データを読み書きする第１、第２のアク
セス装置と、前記第１、第２のアクセス装置がデータを
読み書きするのに用いる第１、第２の制御信号およびア
ドレス信号を定められた周期毎に記憶装置に接続するこ
とが可能な選択器とを備えることを特徴とするバス制御
装置。 - 【請求項１０】 請求項９記載のバス制御装置におい
て、選択器は前記第１、第２の制御信号と前記第１、第
２のアドレス信号とを独立に制御することを特徴とする
バス制御装置。 - 【請求項１１】 第１のアクセス装置はＣＰＵであり、
第２のアクセス装置は文字表示用装置であることを特徴
とする請求項９記載のバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24129198A JP4553998B2 (ja) | 1997-08-27 | 1998-08-27 | バス制御装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23059997 | 1997-08-27 | ||
| JP9-230599 | 1997-08-27 | ||
| JP24129198A JP4553998B2 (ja) | 1997-08-27 | 1998-08-27 | バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134291A true JPH11134291A (ja) | 1999-05-21 |
| JP4553998B2 JP4553998B2 (ja) | 2010-09-29 |
Family
ID=26529431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24129198A Expired - Fee Related JP4553998B2 (ja) | 1997-08-27 | 1998-08-27 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4553998B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6873332B2 (en) | 2002-02-28 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Microcomputer having OSD circuit, and bus control device and method |
-
1998
- 1998-08-27 JP JP24129198A patent/JP4553998B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6873332B2 (en) | 2002-02-28 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Microcomputer having OSD circuit, and bus control device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4553998B2 (ja) | 2010-09-29 |
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