JPH04267455A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
- Publication number
- JPH04267455A JPH04267455A JP2821591A JP2821591A JPH04267455A JP H04267455 A JPH04267455 A JP H04267455A JP 2821591 A JP2821591 A JP 2821591A JP 2821591 A JP2821591 A JP 2821591A JP H04267455 A JPH04267455 A JP H04267455A
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- JP
- Japan
- Prior art keywords
- bus line
- storage memory
- ram
- microprocessor
- data storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000013500 data storage Methods 0.000 claims description 29
- 238000010586 diagram Methods 0.000 description 4
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ並
びにダイレクト・メモリ・アクセス・コントローラを設
けたマイクロコンピュータシステムに関する。
びにダイレクト・メモリ・アクセス・コントローラを設
けたマイクロコンピュータシステムに関する。
【０００２】
【従来の技術】Ｉ／Ｏ（入出力）ポートに接続された各
種デバイスに対するデータの送受信及びメモリ内部での
データ転送をマイクロプロセッサ単独で行う場合、マイ
クロプロセッサはバスラインを介して直接Ｉ／Ｏポート
やメモリをリード／ライトしていた。しかしマイクロプ
ロセッサは１回１回プログラム格納メモリから命令を読
出してリード／ライトを実行するため転送に時間がかか
り処理速度が低下する問題があった。
種デバイスに対するデータの送受信及びメモリ内部での
データ転送をマイクロプロセッサ単独で行う場合、マイ
クロプロセッサはバスラインを介して直接Ｉ／Ｏポート
やメモリをリード／ライトしていた。しかしマイクロプ
ロセッサは１回１回プログラム格納メモリから命令を読
出してリード／ライトを実行するため転送に時間がかか
り処理速度が低下する問題があった。
【０００３】このためＤＭＡ（ダイレクト・メモリ・ア
クセス）コントローラを使用しアクセス処理が発生する
とＤＭＡコントローラを起動してハード的にメモリをア
クセスし処理速度を上げることが行われている。
クセス）コントローラを使用しアクセス処理が発生する
とＤＭＡコントローラを起動してハード的にメモリをア
クセスし処理速度を上げることが行われている。
【０００４】すなわち図３に示すようにマイクロプロセ
ッサ１にバスライン２を介してプログラムを格納したプ
ログラム格納メモリとしてのプログラムＲＯＭ（リード
・オンリー・メモリ）３、処理データを格納するデータ
格納メモリとしてのＲＡＭ（ランダム・アクセス・メモ
リ）４、外部に対するデータの入出力を行うＩ／Ｏポー
ト５、ＤＭＡコントローラ６、マイクロプロセッサ１が
プログラムＲＯＭ３をアクセスしているかＲＡＭ４をア
クセスしているか等をセレクトするアドレスデコード部
７等を接続し、ＲＡＭ４のアクセス処理が発生するとＤ
ＭＡコントローラ６はマイクロプロセッサ１にバスライ
ン２の開放を要求し、これによりマイクロプロセッサ１
がバスライン２を開放するとＤＭＡコントローラ６はＲ
ＡＭ４にアドレスを与えてアスセスするようにしている
。
ッサ１にバスライン２を介してプログラムを格納したプ
ログラム格納メモリとしてのプログラムＲＯＭ（リード
・オンリー・メモリ）３、処理データを格納するデータ
格納メモリとしてのＲＡＭ（ランダム・アクセス・メモ
リ）４、外部に対するデータの入出力を行うＩ／Ｏポー
ト５、ＤＭＡコントローラ６、マイクロプロセッサ１が
プログラムＲＯＭ３をアクセスしているかＲＡＭ４をア
クセスしているか等をセレクトするアドレスデコード部
７等を接続し、ＲＡＭ４のアクセス処理が発生するとＤ
ＭＡコントローラ６はマイクロプロセッサ１にバスライ
ン２の開放を要求し、これによりマイクロプロセッサ１
がバスライン２を開放するとＤＭＡコントローラ６はＲ
ＡＭ４にアドレスを与えてアスセスするようにしている
。
【０００５】
【発明が解決しようとする課題】しかしこのシステムで
は図４に示すようにＩ／Ｏポート要求のアドレスが発生
してＤＭＡコントローラ６がＲＡＭ４にアドレスを与え
てアスセスしているときにはマイクロプロセッサ１はバ
スライン２を開放したままとなり、この間マイクロプロ
セッサ１は処理を実行することができず、特にＩ／Ｏポ
ートに接続されるデバイスが多数ある場合にはＩ／Ｏポ
ート要求が頻繁に発生する可能性があり、Ｉ／Ｏポート
要求が頻繁に発生するとマイクロプロセッサ１は長時間
にわたって処理を実行できなくなり、システム全体の処
理速度が低下する問題があった。
は図４に示すようにＩ／Ｏポート要求のアドレスが発生
してＤＭＡコントローラ６がＲＡＭ４にアドレスを与え
てアスセスしているときにはマイクロプロセッサ１はバ
スライン２を開放したままとなり、この間マイクロプロ
セッサ１は処理を実行することができず、特にＩ／Ｏポ
ートに接続されるデバイスが多数ある場合にはＩ／Ｏポ
ート要求が頻繁に発生する可能性があり、Ｉ／Ｏポート
要求が頻繁に発生するとマイクロプロセッサ１は長時間
にわたって処理を実行できなくなり、システム全体の処
理速度が低下する問題があった。
【０００６】そこで本発明は、ＤＭＡコントローラがデ
ータ格納メモリをアクセスしている最中でもマイクロプ
ロセッサはプログラム格納メモリのアクセス等他の処理
を実行することができ、システム全体の処理速度を向上
できるマイクロコンピュータシステムを提供しようとす
るものである。
ータ格納メモリをアクセスしている最中でもマイクロプ
ロセッサはプログラム格納メモリのアクセス等他の処理
を実行することができ、システム全体の処理速度を向上
できるマイクロコンピュータシステムを提供しようとす
るものである。
【０００７】
【課題を解決するための手段】本発明は、プログラムを
格納したプログラム格納メモリ、処理データを格納する
データ格納メモリ、外部に対するデータの入出力を行う
入出力ポート、プログラム格納メモリのプログラムに基
づいてデータ格納メモリをアクセス制御すると共に入出
力ポートを制御するマイクロプロセッサ、このマイクロ
プロセッサとは独立してデータ格納メモリをアクセス制
御すると共に入出力ポートを制御するダイレクト・メモ
リ・アクセス・コントローラ等からなるマイクロコンピ
ュータシステムにおいて、マイクロプロセッサをプログ
ラム格納メモリ及びダイレクト・メモリ・アクセス・コ
ントローラと接続する第１バスラインと、ダイレクト・
メモリ・アクセス・コントローラを入出力ポートと接続
する第２のバスラインと、マイクロプロセッサがデータ
格納メモリをアクセス制御するとき第１のバスラインを
データ格納メモリに接続すると共に第２のバスラインを
データ格納メモリから切離し、ダイレクト・メモリ・ア
クセス・コントローラがデータ格納メモリをアクセス制
御するとき第２のバスラインをデータ格納メモリに接続
すると共に第１のバスラインをデータ格納メモリから切
離すバス切換部を設けたものである。
格納したプログラム格納メモリ、処理データを格納する
データ格納メモリ、外部に対するデータの入出力を行う
入出力ポート、プログラム格納メモリのプログラムに基
づいてデータ格納メモリをアクセス制御すると共に入出
力ポートを制御するマイクロプロセッサ、このマイクロ
プロセッサとは独立してデータ格納メモリをアクセス制
御すると共に入出力ポートを制御するダイレクト・メモ
リ・アクセス・コントローラ等からなるマイクロコンピ
ュータシステムにおいて、マイクロプロセッサをプログ
ラム格納メモリ及びダイレクト・メモリ・アクセス・コ
ントローラと接続する第１バスラインと、ダイレクト・
メモリ・アクセス・コントローラを入出力ポートと接続
する第２のバスラインと、マイクロプロセッサがデータ
格納メモリをアクセス制御するとき第１のバスラインを
データ格納メモリに接続すると共に第２のバスラインを
データ格納メモリから切離し、ダイレクト・メモリ・ア
クセス・コントローラがデータ格納メモリをアクセス制
御するとき第２のバスラインをデータ格納メモリに接続
すると共に第１のバスラインをデータ格納メモリから切
離すバス切換部を設けたものである。
【０００８】
【作用】このような構成の本発明においては、マイクロ
プロセッサがデータ格納メモリをアクセス制御するとき
にはバス切換部によって第１のバスラインがデータ格納
メモリに接続され、第２のバスラインがデータ格納メモ
リから切離される。またダイレクト・メモリ・アクセス
・コントローラがデータ格納メモリをアクセス制御する
ときにはバス切換部によって第２のバスラインがデータ
格納メモリに接続され、第１のバスラインがデータ格納
メモリから切離される。従ってダイレクト・メモリ・ア
クセス・コントローラが入出力ポートからのデータ入力
等によってデータ格納メモリをアクセスするときにはマ
イクロプロセッサは第１のバスラインを介してプログラ
ム格納メモリをアクセスして他の処理を実行することが
できる。
プロセッサがデータ格納メモリをアクセス制御するとき
にはバス切換部によって第１のバスラインがデータ格納
メモリに接続され、第２のバスラインがデータ格納メモ
リから切離される。またダイレクト・メモリ・アクセス
・コントローラがデータ格納メモリをアクセス制御する
ときにはバス切換部によって第２のバスラインがデータ
格納メモリに接続され、第１のバスラインがデータ格納
メモリから切離される。従ってダイレクト・メモリ・ア
クセス・コントローラが入出力ポートからのデータ入力
等によってデータ格納メモリをアクセスするときにはマ
イクロプロセッサは第１のバスラインを介してプログラ
ム格納メモリをアクセスして他の処理を実行することが
できる。
【０００９】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【００１０】図１に示すようにマイクロプロセッサ１１
に第１のバスライン１２を介して前記マイクロプロセッ
サ１１が処理を実行するためのプログラムを格納したプ
ログラム格納メモリであるプログラムＲＯＭ１３、マイ
クロプロセッサ１１がプログラムＲＯＭ１３をアクセス
しているかデータ格納メモリであるＲＡＭ１４をアクセ
スしているか等をセレクトするアドレスデコード部１５
、ＤＭＡコントローラ１６、バス切換部１７等をそれぞ
れ接続している。
に第１のバスライン１２を介して前記マイクロプロセッ
サ１１が処理を実行するためのプログラムを格納したプ
ログラム格納メモリであるプログラムＲＯＭ１３、マイ
クロプロセッサ１１がプログラムＲＯＭ１３をアクセス
しているかデータ格納メモリであるＲＡＭ１４をアクセ
スしているか等をセレクトするアドレスデコード部１５
、ＤＭＡコントローラ１６、バス切換部１７等をそれぞ
れ接続している。
【００１１】また第２のバスライン１８を設け、この第
２のバスライン１８に前記ＤＭＡコントローラ１６、バ
ス切換部１７及び外部に対するデータの入出力を行うＩ
／Ｏポート１９、データを一時格納するデータバッファ
２０等を接続している。前記バス切換部１７には前記Ｒ
ＡＭ１４が接続されている。なお、前記Ｉ／Ｏポート１
９には例えば印字ヘッド２１を駆動するヘッドドライバ
ー２２等が接続されている。
２のバスライン１８に前記ＤＭＡコントローラ１６、バ
ス切換部１７及び外部に対するデータの入出力を行うＩ
／Ｏポート１９、データを一時格納するデータバッファ
２０等を接続している。前記バス切換部１７には前記Ｒ
ＡＭ１４が接続されている。なお、前記Ｉ／Ｏポート１
９には例えば印字ヘッド２１を駆動するヘッドドライバ
ー２２等が接続されている。
【００１２】前記バス切換部１７はマイクロプロセッサ
１１からＲＡＭ１４のアクセス要求が発生すると第１の
バスライン１２をＲＡＭ１４に接続すると共に第２のバ
スライン１８をＲＡＭ１４から切離し、またＤＭＡコン
トローラ１６からＲＡＭ１４のアクセス要求が発生する
と第２のバスライン１８をＲＡＭ１４に接続すると共に
第１のバスライン１２をＲＡＭ１４から切離す制御を行
うようになっている。
１１からＲＡＭ１４のアクセス要求が発生すると第１の
バスライン１２をＲＡＭ１４に接続すると共に第２のバ
スライン１８をＲＡＭ１４から切離し、またＤＭＡコン
トローラ１６からＲＡＭ１４のアクセス要求が発生する
と第２のバスライン１８をＲＡＭ１４に接続すると共に
第１のバスライン１２をＲＡＭ１４から切離す制御を行
うようになっている。
【００１３】このような構成の本実施例においては、例
えば図２に示すようにＩ／Ｏポート１９への印字データ
の出力要求が発生すると、ＤＭＡコントローラ１６はＲ
ＡＭ１４をアクセスするためのアドレスを出力する。そ
してマイクロプロセッサ１１がプログラムＲＯＭ１３を
アクセスするのに同期してバス切換部１７は第２のバス
ライン１８をＲＡＭ１４に接続すると共に第１のバスラ
イン１２をＲＡＭ１４から切離す制御を行う。こうして
ＤＭＡコントローラ１６はＲＡＭ１４をアクセスしその
ＲＡＭ１４から所望の印字データをリードしてＩ／Ｏポ
ート１９へ転送する。
えば図２に示すようにＩ／Ｏポート１９への印字データ
の出力要求が発生すると、ＤＭＡコントローラ１６はＲ
ＡＭ１４をアクセスするためのアドレスを出力する。そ
してマイクロプロセッサ１１がプログラムＲＯＭ１３を
アクセスするのに同期してバス切換部１７は第２のバス
ライン１８をＲＡＭ１４に接続すると共に第１のバスラ
イン１２をＲＡＭ１４から切離す制御を行う。こうして
ＤＭＡコントローラ１６はＲＡＭ１４をアクセスしその
ＲＡＭ１４から所望の印字データをリードしてＩ／Ｏポ
ート１９へ転送する。
【００１４】またＤＭＡコントローラ１６はＲＡＭ１４
をアクセスしてデータをリードし、そのデータをデータ
バッファ２０に一時格納した後ＲＡＭ１４の別のアドレ
スにライトするなどのメモリ処理もできる。
をアクセスしてデータをリードし、そのデータをデータ
バッファ２０に一時格納した後ＲＡＭ１４の別のアドレ
スにライトするなどのメモリ処理もできる。
【００１５】そしてＤＭＡコントローラ１６がＲＡＭ１
４をアクセスしている期間マイクロプロセッサ１１は第
１のバスライン１２を介してプログラムＲＯＭ１３をア
クセスすることができる。
４をアクセスしている期間マイクロプロセッサ１１は第
１のバスライン１２を介してプログラムＲＯＭ１３をア
クセスすることができる。
【００１６】またマイクロプロセッサ１１からＲＡＭ１
４のアクセス要求が発生すると、バス切換部１７は第１
のバスライン１２をＲＡＭ１４に接続すると共に第２の
バスライン１８をＲＡＭ１４から切離す制御を行う。
４のアクセス要求が発生すると、バス切換部１７は第１
のバスライン１２をＲＡＭ１４に接続すると共に第２の
バスライン１８をＲＡＭ１４から切離す制御を行う。
【００１７】こうしてマイクロプロセッサ１１はＲＡＭ
アドレスを出力してＲＡＭ１４をアクセスする。このと
きＤＭＡコントローラ１６によるＲＡＭ１４のアクセス
は無効となる。
アドレスを出力してＲＡＭ１４をアクセスする。このと
きＤＭＡコントローラ１６によるＲＡＭ１４のアクセス
は無効となる。
【００１８】このようにＤＭＡコントローラ１６がＲＡ
Ｍ１４をアクセスしている期間マイクロプロセッサ１１
は停止すること無く第１のバスライン１２を介して他の
処理を実行できるので、システム全体の処理速度を向上
できる。
Ｍ１４をアクセスしている期間マイクロプロセッサ１１
は停止すること無く第１のバスライン１２を介して他の
処理を実行できるので、システム全体の処理速度を向上
できる。
【００１９】なお、前記実施例ではプログラムＲＯＭ、
ＲＡＭ、Ｉ／Ｏポートに接続されるデバイスがそれぞれ
１個の場合について述べたが必ずしもこれに限定される
ものではなく、それぞれ複数個使用したものであっても
よい。
ＲＡＭ、Ｉ／Ｏポートに接続されるデバイスがそれぞれ
１個の場合について述べたが必ずしもこれに限定される
ものではなく、それぞれ複数個使用したものであっても
よい。
【００２０】
【発明の効果】以上詳述したように本発明によれば、Ｄ
ＭＡコントローラがデータ格納メモリをアクセスしてい
る最中でもマイクロプロセッサはプログラム格納メモリ
のアクセス等他の処理を実行することができ、システム
全体の処理速度を向上できるマイクロコンピュータシス
テムを提供できるものである。
ＭＡコントローラがデータ格納メモリをアクセスしてい
る最中でもマイクロプロセッサはプログラム格納メモリ
のアクセス等他の処理を実行することができ、システム
全体の処理速度を向上できるマイクロコンピュータシス
テムを提供できるものである。
【図１】本発明の一実施例を示す要部ブロック図。
【図２】同実施例におけるＲＡＭアクセス処理タイミン
グを示す図。
グを示す図。
【図３】従来例を示すブロック図。
【図４】同従来例におけるＲＡＭアクセス処理タイミン
グを示す図。
グを示す図。
１１…マイクロプロセッサ、１２…第１のバスライン、
１３…プログラムＲＯＭ、１４…ＲＡＭ、１６…ＤＭＡ
コントローラ、１７…バス切換部、１８…第２のバスラ
イン、１９…Ｉ／Ｏポート。
１３…プログラムＲＯＭ、１４…ＲＡＭ、１６…ＤＭＡ
コントローラ、１７…バス切換部、１８…第２のバスラ
イン、１９…Ｉ／Ｏポート。
Claims (1)
- 【請求項１】 プログラムを格納したプログラム格納
メモリ、処理データを格納するデータ格納メモリ、外部
に対するデータの入出力を行う入出力ポート、前記プロ
グラム格納メモリのプログラムに基づいて前記データ格
納メモリをアクセス制御すると共に前記入出力ポートを
制御するマイクロプロセッサ、このマイクロプロセッサ
とは独立して前記データ格納メモリをアクセス制御する
と共に前記入出力ポートを制御するダイレクト・メモリ
・アクセス・コントローラ等からなるマイクロコンピュ
ータシステムにおいて、前記マイクロプロセッサを前記
プログラム格納メモリ及びダイレクト・メモリ・アクセ
ス・コントローラと接続する第１バスラインと、前記ダ
イレクト・メモリ・アクセス・コントローラを前記入出
力ポートと接続する第２のバスラインと、前記マイクロ
プロセッサが前記データ格納メモリをアクセス制御する
とき前記第１のバスラインを前記データ格納メモリに接
続すると共に前記第２のバスラインを前記データ格納メ
モリから切離し、前記ダイレクト・メモリ・アクセス・
コントローラが前記データ格納メモリをアクセス制御す
るとき前記第２のバスラインを前記データ格納メモリに
接続すると共に前記第１のバスラインを前記データ格納
メモリから切離すバス切換部を設けたことを特徴とする
マイクロコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2821591A JPH04267455A (ja) | 1991-02-22 | 1991-02-22 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2821591A JPH04267455A (ja) | 1991-02-22 | 1991-02-22 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267455A true JPH04267455A (ja) | 1992-09-24 |
Family
ID=12242417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2821591A Pending JPH04267455A (ja) | 1991-02-22 | 1991-02-22 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0973429A (ja) * | 1995-07-06 | 1997-03-18 | Hitachi Ltd | コンピュータシステム及びバス間制御回路 |
-
1991
- 1991-02-22 JP JP2821591A patent/JPH04267455A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0973429A (ja) * | 1995-07-06 | 1997-03-18 | Hitachi Ltd | コンピュータシステム及びバス間制御回路 |
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