JPH06301634A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
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- JPH06301634A JPH06301634A JP8331093A JP8331093A JPH06301634A JP H06301634 A JPH06301634 A JP H06301634A JP 8331093 A JP8331093 A JP 8331093A JP 8331093 A JP8331093 A JP 8331093A JP H06301634 A JPH06301634 A JP H06301634A
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- cpu
- storage means
- buffer
- register
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Abstract
(57)【要約】
【目的】本発明はＤＭＡ転送中であってもＣＰＵと記憶
手段とのアクセスを可能とし、大容量のデータ転送を実
現し、かつ記憶手段のコストを低減させることができる
ＤＭＡ転送方式を提供することを目的とする。 【構成】保持手段３３にＤＭＡ転送要求が保持されたこ
とをＣＰＵ２１が検知すると、ＣＰＵ２１の制御により
第１バッファ２３が遮断状態とされ、ＣＰＵ２１とＤＭ
Ａコントローラ３２とが切り離され、この時、ＣＰＵ２
１により制御手段４５が制御されることにより、第１記
憶手段３０がデバイス３５とＤＭＡ転送中であれば、Ｃ
ＰＵ２１は第２記憶手段３１とアクセスすることがで
き、第２記憶手段３１がデバイス３５とＤＭＡ転送中で
あれば、ＣＰＵ２１は第１記憶手段３０とアクセスする
ことができるように構成する。
手段とのアクセスを可能とし、大容量のデータ転送を実
現し、かつ記憶手段のコストを低減させることができる
ＤＭＡ転送方式を提供することを目的とする。 【構成】保持手段３３にＤＭＡ転送要求が保持されたこ
とをＣＰＵ２１が検知すると、ＣＰＵ２１の制御により
第１バッファ２３が遮断状態とされ、ＣＰＵ２１とＤＭ
Ａコントローラ３２とが切り離され、この時、ＣＰＵ２
１により制御手段４５が制御されることにより、第１記
憶手段３０がデバイス３５とＤＭＡ転送中であれば、Ｃ
ＰＵ２１は第２記憶手段３１とアクセスすることがで
き、第２記憶手段３１がデバイス３５とＤＭＡ転送中で
あれば、ＣＰＵ２１は第１記憶手段３０とアクセスする
ことができるように構成する。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵを介さずメモリ及
び外部デバイス等にアクセスを行い高速データ転送を実
現するＤＭＡ(Direct Memory Access)転送方式に関す
る。
び外部デバイス等にアクセスを行い高速データ転送を実
現するＤＭＡ(Direct Memory Access)転送方式に関す
る。
【０００２】ＤＭＡ転送時に、バスの使用権をＤＭＡＣ
（ＤＭＡコントローラ）が持った場合、ＣＰＵはホール
ド状態となってしまうため、ＣＰＵの処理は停止してし
まう。
（ＤＭＡコントローラ）が持った場合、ＣＰＵはホール
ド状態となってしまうため、ＣＰＵの処理は停止してし
まう。
【０００３】このようなことを無くしてＣＰＵの処理効
率を向上させる場合、ＤＭＡ転送実行中でもＣＰＵが他
の処理を行えるようにすればよい。この場合、ＤＭＡ転
送時にＣＰＵとＤＭＡＣ間のバスを切り離せばよいが、
それにはＣＰＵ及びＤＭＡＣの双方が同時にアクセスで
きるＤＰＲＡＭ(Dual Port RAM) を用いるのが一般的で
ある。
率を向上させる場合、ＤＭＡ転送実行中でもＣＰＵが他
の処理を行えるようにすればよい。この場合、ＤＭＡ転
送時にＣＰＵとＤＭＡＣ間のバスを切り離せばよいが、
それにはＣＰＵ及びＤＭＡＣの双方が同時にアクセスで
きるＤＰＲＡＭ(Dual Port RAM) を用いるのが一般的で
ある。
【０００４】しかし、ＤＰＲＡＭはコストも高く、デー
タ容量規模もそれほど大きいものがないため、大規模な
データのＤＭＡ転送は行えない。そこで、大規模なデー
タのＤＭＡ転送を行うことができ、且つその構成を低コ
ストで実現することができるＤＭＡ転送方式が要望され
ている。
タ容量規模もそれほど大きいものがないため、大規模な
データのＤＭＡ転送は行えない。そこで、大規模なデー
タのＤＭＡ転送を行うことができ、且つその構成を低コ
ストで実現することができるＤＭＡ転送方式が要望され
ている。
【０００５】
【従来の技術】図３に従来のＤＭＡ転送方式を説明する
ためのブロック構成図を示し、その説明を参照する。
ためのブロック構成図を示し、その説明を参照する。
【０００６】図中、１はＣＰＵ、２，３はデータバス、
４はスリーステートバッファ、５はＤＭＡＣ、６はＲＡ
Ｍ、７はＩ／Ｏレジスタ、８は外部デバイスである。通
常はＣＰＵ１の制御によって、外部デバイス８への送信
データをＲＡＭ６に書き込み、ＲＡＭ６から送信データ
をＩ／Ｏレジスタ７を介して外部デバイス８へ転送した
り、また、外部デバイス８からの受信データをＲＡＭ６
に記憶し、更にＲＡＭ６から受信データを読み出して所
定の演算処理を行ったりする。この場合、バス２，３の
使用権はＣＰＵ１が所有している。
４はスリーステートバッファ、５はＤＭＡＣ、６はＲＡ
Ｍ、７はＩ／Ｏレジスタ、８は外部デバイスである。通
常はＣＰＵ１の制御によって、外部デバイス８への送信
データをＲＡＭ６に書き込み、ＲＡＭ６から送信データ
をＩ／Ｏレジスタ７を介して外部デバイス８へ転送した
り、また、外部デバイス８からの受信データをＲＡＭ６
に記憶し、更にＲＡＭ６から受信データを読み出して所
定の演算処理を行ったりする。この場合、バス２，３の
使用権はＣＰＵ１が所有している。
【０００７】ＤＭＡ転送を行う場合、ＤＭＡＣ５がＣＰ
Ｕ１にバスホールドリクエスト信号ＨＲを出力する。こ
れに対する返答であるＣＰＵ１からのバスホールドアク
ノリッジ信号ＨＡをＤＭＡＣ５が受信すると、バス２，
３の使用権はＤＭＡＣ５に移り、ＣＰＵ１の動作はその
間停止するようになっている。
Ｕ１にバスホールドリクエスト信号ＨＲを出力する。こ
れに対する返答であるＣＰＵ１からのバスホールドアク
ノリッジ信号ＨＡをＤＭＡＣ５が受信すると、バス２，
３の使用権はＤＭＡＣ５に移り、ＣＰＵ１の動作はその
間停止するようになっている。
【０００８】また、その間は、Ｉ／Ｏレジスタ７からＤ
ＭＡＣ５へＤＭＡリクエスト信号ＤＲが出力され、これ
に応じてＤＭＡＣ５からＩ／Ｏレジスタ７へＤＭＡアク
ノリッジ信号ＤＡが出力されることによって、ＤＭＡＣ
５の制御によりＲＡＭ６とＩ／Ｏポート７を介する外部
デバイス８間のデータ転送が実行される。
ＭＡＣ５へＤＭＡリクエスト信号ＤＲが出力され、これ
に応じてＤＭＡＣ５からＩ／Ｏレジスタ７へＤＭＡアク
ノリッジ信号ＤＡが出力されることによって、ＤＭＡＣ
５の制御によりＲＡＭ６とＩ／Ｏポート７を介する外部
デバイス８間のデータ転送が実行される。
【０００９】このような方式においては、ＤＭＡ転送時
にＣＰＵ１がホールド状態となるので、ＣＰＵ１の処理
効率が低下する。そこでそのような欠点を補う構成を図
４に示し、その説明を行う。
にＣＰＵ１がホールド状態となるので、ＣＰＵ１の処理
効率が低下する。そこでそのような欠点を補う構成を図
４に示し、その説明を行う。
【００１０】図４において、１１はＣＰＵ、１２，１３
はスリーステートバッファ、１４はＤＭＡＣ、１５はＤ
ＰＲＡＭ、１６はＩ／Ｏレジスタ、１７は外部デバイ
ス、１８，１９，２０はデータバスである。
はスリーステートバッファ、１４はＤＭＡＣ、１５はＤ
ＰＲＡＭ、１６はＩ／Ｏレジスタ、１７は外部デバイ
ス、１８，１９，２０はデータバスである。
【００１１】ＤＭＡ転送を行う場合、ＤＭＡＣ１４から
ＣＰＵ１へ出力されるリクエスト信号ＨＲをＣＰＵ１の
ソフトウエアが監視しており、その信号ＨＲの状態がア
クティブ状態となった際に、ＣＰＵ１がスリーステート
バッファ１３のイネーブル端子ＥＮに、「Ｈ」レベルの
バッファ制御信号ＢＳを出力することによってバッファ
１３をディセーブル状態にする。但し、イネーブル端子
ＥＮに「Ｌ」レベルの信号が供給されるとバッファ１３
はイネーブル状態となる。
ＣＰＵ１へ出力されるリクエスト信号ＨＲをＣＰＵ１の
ソフトウエアが監視しており、その信号ＨＲの状態がア
クティブ状態となった際に、ＣＰＵ１がスリーステート
バッファ１３のイネーブル端子ＥＮに、「Ｈ」レベルの
バッファ制御信号ＢＳを出力することによってバッファ
１３をディセーブル状態にする。但し、イネーブル端子
ＥＮに「Ｌ」レベルの信号が供給されるとバッファ１３
はイネーブル状態となる。
【００１２】ディセーブル状態のバッファ１３は信号遮
断状態であるから、ＣＰＵ１１側のバス１９とＤＭＡＣ
１４側のバス２０とが切り離されることになる。これに
よって、ＣＰＵ１１はＤＭＡ転送中でもＤＰＲＡＭ１５
にアクセスして所定の処理を行うことが可能となる。
断状態であるから、ＣＰＵ１１側のバス１９とＤＭＡＣ
１４側のバス２０とが切り離されることになる。これに
よって、ＣＰＵ１１はＤＭＡ転送中でもＤＰＲＡＭ１５
にアクセスして所定の処理を行うことが可能となる。
【００１３】即ち、ＤＭＡＣ１４の制御によってＤＰＲ
ＡＭ１５とＩ／Ｏレジスタ１６を介する外部デバイス１
７間のデータ転送が実行されると共に、ＣＰＵ１１とＤ
ＰＲＡＭ１５間のアクセスが実行される。
ＡＭ１５とＩ／Ｏレジスタ１６を介する外部デバイス１
７間のデータ転送が実行されると共に、ＣＰＵ１１とＤ
ＰＲＡＭ１５間のアクセスが実行される。
【００１４】この際、ＣＰＵ１１とＤＭＡＣ１４とがＤ
ＰＲＡＭ１５の同アドレスを指定した場合の誤動作を防
止するために、ＢＵＳＹ信号をＤＭＡＣ１４へ出力して
ＤＭＡＣ１４の制御を一旦停止し、ＣＰＵ１１の制御を
優先することが行われる。
ＰＲＡＭ１５の同アドレスを指定した場合の誤動作を防
止するために、ＢＵＳＹ信号をＤＭＡＣ１４へ出力して
ＤＭＡＣ１４の制御を一旦停止し、ＣＰＵ１１の制御を
優先することが行われる。
【００１５】
【発明が解決しようとする課題】ところで、上述した図
４に示すＤＭＡ転送方式においては、ＤＰＲＡＭ１５の
容量が一般的には２Ｋバイト、大きな容量でも８Ｋバイ
ト程度と、一般のＲＡＭに比較すると容量が小さく、大
容量のデータ転送を行うには適さないといった問題があ
る。
４に示すＤＭＡ転送方式においては、ＤＰＲＡＭ１５の
容量が一般的には２Ｋバイト、大きな容量でも８Ｋバイ
ト程度と、一般のＲＡＭに比較すると容量が小さく、大
容量のデータ転送を行うには適さないといった問題があ
る。
【００１６】これを補うには図３に示したようにＲＡＭ
６を使用すればよいが、この場合はＤＭＡ転送中にＣＰ
Ｕ１がホールド状態となってしまう問題がある。また、
ＤＰＲＡＭ１５を使用した場合、それ自体の価格が高い
ので全体のコストが高くなるといった問題があり、更に
は、同アドレスをアクセスした場合、誤動作を防止する
ためのＢＵＳＹ信号をＤＭＡＣ１４へ出力し、ＤＭＡ転
送を一旦停止させるので、その間ロスが生じるといった
問題がある。
６を使用すればよいが、この場合はＤＭＡ転送中にＣＰ
Ｕ１がホールド状態となってしまう問題がある。また、
ＤＰＲＡＭ１５を使用した場合、それ自体の価格が高い
ので全体のコストが高くなるといった問題があり、更に
は、同アドレスをアクセスした場合、誤動作を防止する
ためのＢＵＳＹ信号をＤＭＡＣ１４へ出力し、ＤＭＡ転
送を一旦停止させるので、その間ロスが生じるといった
問題がある。
【００１７】本発明は、このような点に鑑みてなされた
ものであり、ＤＭＡ転送中であってもＣＰＵと記憶手段
とのアクセスを可能とし、大容量のデータ転送を実現
し、かつ記憶手段のコストを低減させることができるＤ
ＭＡ転送方式を提供することを目的としている。
ものであり、ＤＭＡ転送中であってもＣＰＵと記憶手段
とのアクセスを可能とし、大容量のデータ転送を実現
し、かつ記憶手段のコストを低減させることができるＤ
ＭＡ転送方式を提供することを目的としている。
【００１８】
【課題を解決するための手段】図１に本発明の原理図を
示す。この図において、３２はＤＭＡコントローラ、２
１はＣＰＵであり、この図に示すＤＭＡ転送方式は、Ｄ
ＭＡコントローラ３２の制御によるＤＭＡ転送中にＣＰ
Ｕ２１が他の処理動作を行うことを可能とするものであ
る。
示す。この図において、３２はＤＭＡコントローラ、２
１はＣＰＵであり、この図に示すＤＭＡ転送方式は、Ｄ
ＭＡコントローラ３２の制御によるＤＭＡ転送中にＣＰ
Ｕ２１が他の処理動作を行うことを可能とするものであ
る。
【００１９】また、３３は保持手段であり、ＤＭＡコン
トローラ３２からのＤＭＡ転送要求を保持し、かつＣＰ
Ｕ２１が保持手段に保持された要求を監視するものであ
る。２３は第１バッファであり、ＣＰＵ２１の制御によ
りデータ通過／遮断状態となり、かつＣＰＵ２１とＤＭ
Ａコントローラ３２とを接続するバス３７と３８間に介
在するものである。
トローラ３２からのＤＭＡ転送要求を保持し、かつＣＰ
Ｕ２１が保持手段に保持された要求を監視するものであ
る。２３は第１バッファであり、ＣＰＵ２１の制御によ
りデータ通過／遮断状態となり、かつＣＰＵ２１とＤＭ
Ａコントローラ３２とを接続するバス３７と３８間に介
在するものである。
【００２０】３０，３１は第１及び第２記憶手段であ
り、Ｉ／Ｏレジスタ３４を介したデバイス３５とのデー
タ転送及びＣＰＵ２１とのアクセスが行われるものであ
る。４５は制御手段であり、ＤＭＡ転送時にＣＰＵ２１
の制御に応じて、第１記憶手段３０とＩ／Ｏレジスタ３
４を介したデバイス３５間、及び第１記憶手段３０とＣ
ＰＵ２１間をデータ通過／遮断状態とすると共に、第２
記憶手段３１とＩ／Ｏレジスタ３４を介したデバイス３
５間、及び第２記憶手段３１とＣＰＵ２１間をデータ通
過／遮断状態とするものである。
り、Ｉ／Ｏレジスタ３４を介したデバイス３５とのデー
タ転送及びＣＰＵ２１とのアクセスが行われるものであ
る。４５は制御手段であり、ＤＭＡ転送時にＣＰＵ２１
の制御に応じて、第１記憶手段３０とＩ／Ｏレジスタ３
４を介したデバイス３５間、及び第１記憶手段３０とＣ
ＰＵ２１間をデータ通過／遮断状態とすると共に、第２
記憶手段３１とＩ／Ｏレジスタ３４を介したデバイス３
５間、及び第２記憶手段３１とＣＰＵ２１間をデータ通
過／遮断状態とするものである。
【００２１】
【作用】上述した本発明において、保持手段３３にＤＭ
Ａ転送要求が保持されたことをＣＰＵ２１が検知する
と、ＣＰＵ２１の制御により第１バッファ２３が遮断状
態とされ、ＣＰＵ２１とＤＭＡコントローラ３２とが切
り離される。
Ａ転送要求が保持されたことをＣＰＵ２１が検知する
と、ＣＰＵ２１の制御により第１バッファ２３が遮断状
態とされ、ＣＰＵ２１とＤＭＡコントローラ３２とが切
り離される。
【００２２】この時、ＣＰＵ２１により制御手段４５が
制御され、第１記憶手段３０とＩ／Ｏレジスタ３４を介
したデバイス３５間を通過状態、第２記憶手段３１とＣ
ＰＵ２１間を遮断状態にされたとすると、第２記憶手段
３１とＩ／Ｏレジスタ３４を介したデバイス３５間は遮
断状態、第２記憶手段３１とＣＰＵ２１間は通過状態と
される。
制御され、第１記憶手段３０とＩ／Ｏレジスタ３４を介
したデバイス３５間を通過状態、第２記憶手段３１とＣ
ＰＵ２１間を遮断状態にされたとすると、第２記憶手段
３１とＩ／Ｏレジスタ３４を介したデバイス３５間は遮
断状態、第２記憶手段３１とＣＰＵ２１間は通過状態と
される。
【００２３】一方、第１記憶手段３０とＩ／Ｏレジスタ
３４を介したデバイス３５間が遮断状態、第２記憶手段
３１とＣＰＵ２１間が通過状態にされた際には、第２記
憶手段３１とＩ／Ｏレジスタ３４を介したデバイス３５
間は通過状態、第２記憶手段３１とＣＰＵ２１間は遮断
状態とされる。
３４を介したデバイス３５間が遮断状態、第２記憶手段
３１とＣＰＵ２１間が通過状態にされた際には、第２記
憶手段３１とＩ／Ｏレジスタ３４を介したデバイス３５
間は通過状態、第２記憶手段３１とＣＰＵ２１間は遮断
状態とされる。
【００２４】即ち、第１記憶手段３０がデバイス３５と
ＤＭＡ転送中であれば、ＣＰＵ２１は第２記憶手段３１
とアクセスすることができ、第２記憶手段３１がデバイ
ス３５とＤＭＡ転送中であれば、ＣＰＵ２１は第１記憶
手段３０とアクセスすることができる。
ＤＭＡ転送中であれば、ＣＰＵ２１は第２記憶手段３１
とアクセスすることができ、第２記憶手段３１がデバイ
ス３５とＤＭＡ転送中であれば、ＣＰＵ２１は第１記憶
手段３０とアクセスすることができる。
【００２５】
【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図２は本発明の一実施例によるＤＭＡ転
送方式を説明するためのブロック構成図である。
いて説明する。図２は本発明の一実施例によるＤＭＡ転
送方式を説明するためのブロック構成図である。
【００２６】図２において、２１はＣＰＵ、２２，２
３，２４，２５，２６，２７はスリーステートバッフ
ァ、２８，２９はインバータ、３０は第１ＲＡＭ、３１
は第２ＲＡＭ、３２はＤＭＡＣ、３３はリードＩ／Ｏレ
ジスタ、３４はＩ／Ｏレジスタ、３５は外部デバイス、
３６，３７，３８，３９，４０はデータバスである。
３，２４，２５，２６，２７はスリーステートバッフ
ァ、２８，２９はインバータ、３０は第１ＲＡＭ、３１
は第２ＲＡＭ、３２はＤＭＡＣ、３３はリードＩ／Ｏレ
ジスタ、３４はＩ／Ｏレジスタ、３５は外部デバイス、
３６，３７，３８，３９，４０はデータバスである。
【００２７】但し、スリーステートバッファ２３のイネ
ーブル端子ＥＮは「Ｈ」アクティブ、スリーステートバ
ッファ２４〜２７のイネーブル端子ＥＮは「Ｌ」アクテ
ィブで、その内バッファ２４，２６は、ＣＰＵ２１から
のリードライト信号Ｒ／Ｗが供給されるディレクトリ端
子ＤＩＲを有する。リード時にはリードライト信号Ｒ／
Ｗが「Ｈ」レベル、ライト時には「Ｌ」レベルであると
する。
ーブル端子ＥＮは「Ｈ」アクティブ、スリーステートバ
ッファ２４〜２７のイネーブル端子ＥＮは「Ｌ」アクテ
ィブで、その内バッファ２４，２６は、ＣＰＵ２１から
のリードライト信号Ｒ／Ｗが供給されるディレクトリ端
子ＤＩＲを有する。リード時にはリードライト信号Ｒ／
Ｗが「Ｈ」レベル、ライト時には「Ｌ」レベルであると
する。
【００２８】また、第１ＲＡＭ３０には外部デバイス３
５への送信データが記憶され、第２ＲＡＭ３１には外部
デバイス３５からの受信データが記憶されるものとす
る。ＣＰＵ２１がアイドルサイクル時は、第１及び第２
ＲＡＭ３０，３１に自由にアクセスできる。
５への送信データが記憶され、第２ＲＡＭ３１には外部
デバイス３５からの受信データが記憶されるものとす
る。ＣＰＵ２１がアイドルサイクル時は、第１及び第２
ＲＡＭ３０，３１に自由にアクセスできる。
【００２９】例えばＣＰＵ２１から出力される第１バッ
ファ制御信号ＢＳ１を「Ｌ」レベルにすると、バッファ
２４がイネーブル状態となる。ここで、更にＣＰＵ２１
から出力されるリードライト信号Ｒ／Ｗを「Ｈ」レベル
としてバッファ２４をリード状態とすると、バッファ２
４が第１ＲＡＭ３０からＣＰＵ２１へデータを通過させ
る状態となる。
ファ制御信号ＢＳ１を「Ｌ」レベルにすると、バッファ
２４がイネーブル状態となる。ここで、更にＣＰＵ２１
から出力されるリードライト信号Ｒ／Ｗを「Ｈ」レベル
としてバッファ２４をリード状態とすると、バッファ２
４が第１ＲＡＭ３０からＣＰＵ２１へデータを通過させ
る状態となる。
【００３０】その逆に、リードライト信号Ｒ／Ｗを
「Ｌ」レベルとしてバッファ２４をライト状態とする
と、バッファ２４がＣＰＵ２１から第１ＲＡＭ３０へデ
ータを通過させる状態となる。
「Ｌ」レベルとしてバッファ２４をライト状態とする
と、バッファ２４がＣＰＵ２１から第１ＲＡＭ３０へデ
ータを通過させる状態となる。
【００３１】このような制御によってＣＰＵ２１は第１
ＲＡＭ３０に自由にアクセスすることができる。また、
第２ＲＡＭ３１へのアクセスについても、同様に第２バ
ッファ制御信号ＢＳ２及びリードライト信号Ｒ／Ｗによ
ってバッファ２６を制御すればよい。
ＲＡＭ３０に自由にアクセスすることができる。また、
第２ＲＡＭ３１へのアクセスについても、同様に第２バ
ッファ制御信号ＢＳ２及びリードライト信号Ｒ／Ｗによ
ってバッファ２６を制御すればよい。
【００３２】次に、ＤＭＡ転送を行う場合について説明
する。まず、ＤＭＡＣ３２がバスホールドリクエスト信
号ＨＲを出力する。これは、リードＩ／Ｏレジスタ３３
への出力信号ＨＲを「Ｈ」レベルとすることであり、こ
のことによってレジスタ３３に「Ｈ」レベルが保持され
る。
する。まず、ＤＭＡＣ３２がバスホールドリクエスト信
号ＨＲを出力する。これは、リードＩ／Ｏレジスタ３３
への出力信号ＨＲを「Ｈ」レベルとすることであり、こ
のことによってレジスタ３３に「Ｈ」レベルが保持され
る。
【００３３】ＣＰＵ２１はレジスタ３３のレベル状態を
常時監視することによりバスホールドリクエストが行わ
れたかどうかを認識している。このように認識するよう
にしてあるのは、ＤＭＡＣ３２からのバスホールドリク
エスト信号ＨＲを直接ＣＰＵ２１のリクエスト信号入力
端に供給するようにした場合、リクエスト信号ＨＲが供
給された時点で、ＣＰＵ２１がホールド状態となり、Ｄ
ＭＡ転送時にＣＰＵ２１との並行処理が行えなくなるか
らである。
常時監視することによりバスホールドリクエストが行わ
れたかどうかを認識している。このように認識するよう
にしてあるのは、ＤＭＡＣ３２からのバスホールドリク
エスト信号ＨＲを直接ＣＰＵ２１のリクエスト信号入力
端に供給するようにした場合、リクエスト信号ＨＲが供
給された時点で、ＣＰＵ２１がホールド状態となり、Ｄ
ＭＡ転送時にＣＰＵ２１との並行処理が行えなくなるか
らである。
【００３４】つまり、ＣＰＵ２１はレジスタ３３が
「Ｈ」レベルとなったことを認識すると、スリーステー
トバッファ２３へ「Ｌ」レベルのバッファ制御信号ＢＳ
３を出力するこによって、バッファ２３をディセーブル
状態とする。
「Ｈ」レベルとなったことを認識すると、スリーステー
トバッファ２３へ「Ｌ」レベルのバッファ制御信号ＢＳ
３を出力するこによって、バッファ２３をディセーブル
状態とする。
【００３５】これによってバッファ２３が信号遮断状態
となり、ＣＰＵ２１とＤＭＡＣ３２間のバス３６，３７
とバス３８とが切り離され、ＤＭＡ転送可能状態とな
る。ここでＤＭＡ転送が、第１ＲＡＭ３０からＩ／Ｏレ
ジスタ３４を介して外部デバイス３５へデータを転送す
るリード転送であるとする。
となり、ＣＰＵ２１とＤＭＡＣ３２間のバス３６，３７
とバス３８とが切り離され、ＤＭＡ転送可能状態とな
る。ここでＤＭＡ転送が、第１ＲＡＭ３０からＩ／Ｏレ
ジスタ３４を介して外部デバイス３５へデータを転送す
るリード転送であるとする。
【００３６】この場合、ＣＰＵ２１から出力される第１
バッファ制御信号ＢＳ１が「Ｈ」レベルとなり、バッフ
ァ２５がイネーブル状態、バッファ２４がディセーブル
状態となる。
バッファ制御信号ＢＳ１が「Ｈ」レベルとなり、バッフ
ァ２５がイネーブル状態、バッファ２４がディセーブル
状態となる。
【００３７】これによってＤＭＡＣ３２の制御によっ
て、第１ＲＡＭ３０に記憶された送信データをバス３
９、バッファ２５、バス３８の経路でＩ／Ｏレジスタ３
４へ出力し、更に外部デバイス３５へ送出することがで
きる。
て、第１ＲＡＭ３０に記憶された送信データをバス３
９、バッファ２５、バス３８の経路でＩ／Ｏレジスタ３
４へ出力し、更に外部デバイス３５へ送出することがで
きる。
【００３８】バッファ２４はデータ遮断状態なので、Ｃ
ＰＵ２１と第１ＲＡＭ３０とのアクセスは不可能であ
る。また、第２バッファ制御信号ＢＳ２は「Ｌ」レベル
のままなので、バッファ２７がディセーブル状態、バッ
ファ２６がイネーブル状態である。
ＰＵ２１と第１ＲＡＭ３０とのアクセスは不可能であ
る。また、第２バッファ制御信号ＢＳ２は「Ｌ」レベル
のままなので、バッファ２７がディセーブル状態、バッ
ファ２６がイネーブル状態である。
【００３９】従って、ＣＰＵ２１はＤＭＡ転送中でも第
２ＲＡＭ３１にアクセスすることができ、リードライト
信号Ｒ／Ｗを「Ｈ」レベル又は「Ｌ」レベルとすること
によって第２ＲＡＭ３１にデータを書き込んだり、読み
出して処理したりすることが可能となる。
２ＲＡＭ３１にアクセスすることができ、リードライト
信号Ｒ／Ｗを「Ｈ」レベル又は「Ｌ」レベルとすること
によって第２ＲＡＭ３１にデータを書き込んだり、読み
出して処理したりすることが可能となる。
【００４０】次にＤＭＡ転送が、外部デバイス３５から
Ｉ／Ｏレジスタ３４を介して第２ＲＡＭ３１へデータを
転送するライト転送であるとする。この場合、ＣＰＵ２
１から出力される第２バッファ制御信号ＢＳ２が「Ｈ」
レベルとなり、バッファ２７がイネーブル状態、バッフ
ァ２６がディセーブル状態となる。
Ｉ／Ｏレジスタ３４を介して第２ＲＡＭ３１へデータを
転送するライト転送であるとする。この場合、ＣＰＵ２
１から出力される第２バッファ制御信号ＢＳ２が「Ｈ」
レベルとなり、バッファ２７がイネーブル状態、バッフ
ァ２６がディセーブル状態となる。
【００４１】これによって外部デバイス３５から送られ
てきたデータをＩ／Ｏレジスタ３４を介して受信し、バ
ス３８、バッファ２７、バス４０の経路で第２ＲＡＭ３
１に転送して記憶することができる。
てきたデータをＩ／Ｏレジスタ３４を介して受信し、バ
ス３８、バッファ２７、バス４０の経路で第２ＲＡＭ３
１に転送して記憶することができる。
【００４２】バッファ２６はデータ遮断状態なので、Ｃ
ＰＵ２１と第２ＲＡＭ３１とのアクセスは不可能であ
る。また、第１バッファ制御信号ＢＳ１は「Ｌ」レベル
なので、バッファ２５がディセーブル状態、バッファ２
４がイネーブル状態であり、ＣＰＵ２１はＤＭＡ転送中
でも第１ＲＡＭ３０にアクセスすることが可能となる。
ＰＵ２１と第２ＲＡＭ３１とのアクセスは不可能であ
る。また、第１バッファ制御信号ＢＳ１は「Ｌ」レベル
なので、バッファ２５がディセーブル状態、バッファ２
４がイネーブル状態であり、ＣＰＵ２１はＤＭＡ転送中
でも第１ＲＡＭ３０にアクセスすることが可能となる。
【００４３】以上説明したＤＭＡ転送方式によれば、Ｄ
ＭＡ転送中であってもＣＰＵとＲＡＭとのアクセスを可
能とすることができ、また、一般的なＲＡＭを用いて構
成できるので、大容量のデータを扱うことが可能となり
大容量のデータ転送を可能とすることができる。
ＭＡ転送中であってもＣＰＵとＲＡＭとのアクセスを可
能とすることができ、また、一般的なＲＡＭを用いて構
成できるので、大容量のデータを扱うことが可能となり
大容量のデータ転送を可能とすることができる。
【００４４】また、一般的なＲＡＭを使用するので、Ｄ
ＰＲＡＭを使用した場合に比較し、全体のコストを低減
することができる。更には、ＤＰＲＡＭを用いた構成の
ように同アドレスをアクセスすることがないので、ＢＵ
ＳＹ信号をＤＭＡＣへ出力してＤＭＡ転送を一旦停止す
ることがなくなるので、その間のデータ転送ロスを無く
すことができる。
ＰＲＡＭを使用した場合に比較し、全体のコストを低減
することができる。更には、ＤＰＲＡＭを用いた構成の
ように同アドレスをアクセスすることがないので、ＢＵ
ＳＹ信号をＤＭＡＣへ出力してＤＭＡ転送を一旦停止す
ることがなくなるので、その間のデータ転送ロスを無く
すことができる。
【００４５】なお、第１及び第２ＲＡＭ３０，３１の代
わりに、２つのＲＡＭ３０，３１を合わせたと同容量以
上のＲＡＭを１つ用い、送信データの記憶領域と受信デ
ータの記憶領域とをアドレス区分することによって、上
述同様にＤＭＡ転送を行うことができる。
わりに、２つのＲＡＭ３０，３１を合わせたと同容量以
上のＲＡＭを１つ用い、送信データの記憶領域と受信デ
ータの記憶領域とをアドレス区分することによって、上
述同様にＤＭＡ転送を行うことができる。
【００４６】また、第１及び第２バッファ制御信号ＢＳ
１，ＢＳ２による第１及び第２ＲＡＭ３０，３１のイネ
ーブル／ディセーブル切り替えは、ＣＰＵ２１のソフト
ウエア、論理回路等によるハードウエアの何れでも可能
である。
１，ＢＳ２による第１及び第２ＲＡＭ３０，３１のイネ
ーブル／ディセーブル切り替えは、ＣＰＵ２１のソフト
ウエア、論理回路等によるハードウエアの何れでも可能
である。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
ＤＭＡ転送中であってもＣＰＵと記憶手段とのアクセス
を可能とし、大容量のデータ転送を実現し、かつ記憶手
段のコストを低減させることができる効果がある。
ＤＭＡ転送中であってもＣＰＵと記憶手段とのアクセス
を可能とし、大容量のデータ転送を実現し、かつ記憶手
段のコストを低減させることができる効果がある。
【図１】本発明の原理図である。
【図２】本発明の一実施例によるＤＭＡ転送方式を説明
するためのブロック構成図である。
するためのブロック構成図である。
【図３】従来例によるＤＭＡ転送方式を説明するための
ブロック構成図である。本発明の第二実例断面図であ
る。
ブロック構成図である。本発明の第二実例断面図であ
る。
【図４】他の従来例によるＤＭＡ転送方式を説明するた
めのブロック構成図である。
めのブロック構成図である。
２１ ＣＰＵ ２３ 第１バッファ ２４ 第３バッファ ２５ 第２バッファ ２６ 第５バッファ ２７ 第４バッファ ３０ 第１記憶手段 ３１ 第２記憶手段 ３２ ＤＭＡコントローラ ３３ 保持手段 ３４ Ｉ／Ｏレジスタ ３５ デバイス ４５ 制御手段
Claims (3)
- 【請求項１】 ＤＭＡコントローラ(32)の制御によるＤ
ＭＡ転送中にＣＰＵ(21)が他の処理動作を行うことを可
能とするＤＭＡ転送方式において、 前記ＤＭＡコントローラ(32)からのＤＭＡ転送要求を保
持し、かつ前記ＣＰＵ(21)が、保持された要求を監視す
る保持手段(33)と、 該ＣＰＵ(21)の制御によりデータ通過／遮断状態とな
り、かつ該ＣＰＵ(21)と該ＤＭＡコントローラ(32)とを
接続するバス(37 と38) 間に介在する第１バッファ(23)
と、 Ｉ／Ｏレジスタ(34)を介したデバイス(35)とのデータ転
送及び該ＣＰＵ(21)とのアクセスが行われる第１及び第
２記憶手段(30,31) と、 ＤＭＡ転送時に該ＣＰＵ(21)の制御に応じて、該第１記
憶手段(30)と該Ｉ／Ｏレジスタ(34)を介したデバイス(3
5)間、及び該第１記憶手段(30)と該ＣＰＵ(21)間をデー
タ通過／遮断状態とすると共に、該第２記憶手段(31)と
該Ｉ／Ｏレジスタ(34)を介したデバイス(35)間、及び該
第２記憶手段(31)と該ＣＰＵ(21)間をデータ通過／遮断
状態とする制御手段(45)とを具備し、 前記保持手段(33)に前記ＤＭＡ転送要求が保持されたこ
とを前記ＣＰＵ(21)が検知した際に、該ＣＰＵ(21)の制
御により前記第１バッファ(23)を遮断状態として該ＣＰ
Ｕ(21)と該ＤＭＡコントローラ(32)とを切り離し、 かつ、該ＣＰＵ(21)により前記制御手段(45)を制御し
て、前記第１記憶手段(30)と前記Ｉ／Ｏレジスタ(34)を
介したデバイス(35)間を通過状態、該第２記憶手段(31)
と該ＣＰＵ(21)間を遮断状態にした際には、該第２記憶
手段(31)と該Ｉ／Ｏレジスタ(34)を介したデバイス(35)
間を遮断状態、該第２記憶手段(31)と該ＣＰＵ(21)間を
通過状態とし、また、前記第１記憶手段(30)と前記Ｉ／
Ｏレジスタ(34)を介したデバイス(35)間を遮断状態、該
第２記憶手段(31)と該ＣＰＵ21) 間を通過状態にした際
には、該第２記憶手段(31)と該Ｉ／Ｏレジスタ(34)を介
したデバイス(35)間を通過状態、該第２記憶手段(31)と
該ＣＰＵ(21)間を遮断状態とすることを特徴とするＤＭ
Ａ転送方式。 - 【請求項２】 前記制御手段(45)を前記ＣＰＵ(21)の制
御に応じて、 前記第１記憶手段(30)と前記Ｉ／Ｏレジスタ(34)を介し
た前記デバイス(35)間を通過／遮断状態とする第２バッ
ファ(25)と、該第１記憶手段(30)と該ＣＰＵ(21)間を通
過／遮断状態とする第３バッファ(24)と、前記第２記憶
手段(31)と該Ｉ／Ｏレジスタ(34)を介したデバイス(35)
間を通過／遮断状態とする第３バッファ(27)と、該第２
記憶手段(31)と該ＣＰＵ(21)間を通過／遮断状態とする
第４バッファ(26)とから構成したことを特徴とする請求
項１記載のＤＭＡ転送方式。 - 【請求項３】 前記第１及び第２記憶手段(30,31) の代
わりに、１つの記憶手段を用い、該記憶手段をアドレス
で分割することによって、該第１及び第２記憶手段(30,
31) が行っていた記憶動作を実行させるようにしたこと
を特徴とする請求項１又は２記載のＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8331093A JPH06301634A (ja) | 1993-04-09 | 1993-04-09 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8331093A JPH06301634A (ja) | 1993-04-09 | 1993-04-09 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301634A true JPH06301634A (ja) | 1994-10-28 |
Family
ID=13798853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8331093A Withdrawn JPH06301634A (ja) | 1993-04-09 | 1993-04-09 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030602A (ja) * | 2003-04-25 | 2004-01-29 | Sanyo Electric Co Ltd | データ処理装置 |
-
1993
- 1993-04-09 JP JP8331093A patent/JPH06301634A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030602A (ja) * | 2003-04-25 | 2004-01-29 | Sanyo Electric Co Ltd | データ処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |