JPH0546537A - バス制御システム - Google Patents
バス制御システムInfo
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- JPH0546537A JPH0546537A JP3222099A JP22209991A JPH0546537A JP H0546537 A JPH0546537 A JP H0546537A JP 3222099 A JP3222099 A JP 3222099A JP 22209991 A JP22209991 A JP 22209991A JP H0546537 A JPH0546537 A JP H0546537A
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- cpu
- ram
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Abstract
(57)【要約】
【目的】 一方のＣＰＵがＲＡＭにアクセスしていて
も、他方のＣＰＵを待たせることなくプログラムの読出
し動作を行わせるとともに、一方のＣＰＵの制御による
ＲＡＭへのプログラムの書込み処理を削減する。 【構成】 ＣＰＵ１はバス７を介してＲＯＭ３から、Ｃ
ＰＵ２はバス８を介してＲＯＭ４から夫々直接プログラ
ムを読出すことができる。セレクタ５でバス７側に切換
えることによってＣＰＵ１からＲＡＭ６へのアクセスが
可能となる。セレクタ５でバス８側に切換えることによ
ってＣＰＵ２からＲＡＭ６へのアクセスが可能となる。
も、他方のＣＰＵを待たせることなくプログラムの読出
し動作を行わせるとともに、一方のＣＰＵの制御による
ＲＡＭへのプログラムの書込み処理を削減する。 【構成】 ＣＰＵ１はバス７を介してＲＯＭ３から、Ｃ
ＰＵ２はバス８を介してＲＯＭ４から夫々直接プログラ
ムを読出すことができる。セレクタ５でバス７側に切換
えることによってＣＰＵ１からＲＡＭ６へのアクセスが
可能となる。セレクタ５でバス８側に切換えることによ
ってＣＰＵ２からＲＡＭ６へのアクセスが可能となる。
Description
【０００１】
【技術分野】本発明はバス制御システムに関し、特に各
々対応するＣＰＵに接続された複数のバスに対するバス
制御方式に関する。
々対応するＣＰＵに接続された複数のバスに対するバス
制御方式に関する。
【０００２】
【従来技術】従来、バス制御方式においては、図４に示
すように、ＣＰＵ１またはＣＰＵ２がＲＡＭ（ランダム
アクセスメモリ）６をアクセスする場合、ＣＰＵ１に接
続されたバス７とＣＰＵ２に接続されたバス８とのうち
どちらか一方がセレクタ５によってＲＡＭ６に接続され
るようになっており、ＲＡＭ６に接続されたバスに接続
されたＣＰＵのみがＲＡＭ６にアクセス可能となってい
る。
すように、ＣＰＵ１またはＣＰＵ２がＲＡＭ（ランダム
アクセスメモリ）６をアクセスする場合、ＣＰＵ１に接
続されたバス７とＣＰＵ２に接続されたバス８とのうち
どちらか一方がセレクタ５によってＲＡＭ６に接続され
るようになっており、ＲＡＭ６に接続されたバスに接続
されたＣＰＵのみがＲＡＭ６にアクセス可能となってい
る。
【０００３】ここで、ＣＰＵ１，２は夫々ＲＯＭ（リー
ドオンリメモリ）３に格納されたプログラムによって動
作し、ＲＯＭ３にはバス７を介してＣＰＵ１のみがアク
セス可能となっている。よって、ＣＰＵ２はＣＰＵ１の
制御でＲＯＭ３から読出されてＲＡＭ６に書込まれたプ
ログラムを読出して動作している。
ドオンリメモリ）３に格納されたプログラムによって動
作し、ＲＯＭ３にはバス７を介してＣＰＵ１のみがアク
セス可能となっている。よって、ＣＰＵ２はＣＰＵ１の
制御でＲＯＭ３から読出されてＲＡＭ６に書込まれたプ
ログラムを読出して動作している。
【０００４】このような従来のバス制御システムでは、
ＲＡＭ６がセレクタ５によってバス７，８のうちどちら
か一方に接続されるようになっているので、バス７に接
続されているＣＰＵ１がＲＡＭ６にアクセスしている
間、バス８に接続されているＣＰＵ２からＲＡＭ６への
アクセスが待たされるという欠点がある。
ＲＡＭ６がセレクタ５によってバス７，８のうちどちら
か一方に接続されるようになっているので、バス７に接
続されているＣＰＵ１がＲＡＭ６にアクセスしている
間、バス８に接続されているＣＰＵ２からＲＡＭ６への
アクセスが待たされるという欠点がある。
【０００５】また、ＣＰＵ２がＲＡＭ６からプログラム
を読出す場合、予めＣＰＵ１の制御でＲＯＭ３からＲＡ
Ｍ６にプログラムを書込んでおく処理が必要になるとい
う欠点がある。
を読出す場合、予めＣＰＵ１の制御でＲＯＭ３からＲＡ
Ｍ６にプログラムを書込んでおく処理が必要になるとい
う欠点がある。
【０００６】
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、一方のＣＰＵによるＲＡ
Ｍへのアクセス時に他方のＣＰＵを待たせることなくプ
ログラムの読出し動作を行わせることができるバス制御
システムの提供を目的とする。
を除去すべくなされたもので、一方のＣＰＵによるＲＡ
Ｍへのアクセス時に他方のＣＰＵを待たせることなくプ
ログラムの読出し動作を行わせることができるバス制御
システムの提供を目的とする。
【０００７】本発明による他の目的は、一方のＣＰＵの
制御によるＲＡＭへのプログラムの書込み処理を削減す
ることができるバス制御システムの提供にある。
制御によるＲＡＭへのプログラムの書込み処理を削減す
ることができるバス制御システムの提供にある。
【０００８】
【発明の構成】本発明によるバス制御システムは、第１
および第２の中央処理装置で動作するプログラムを夫々
格納する第１および第２の読出し専用メモリと、前記第
１および第２の中央処理装置各々との間のデータを格納
する読出し書込み自在なメモリと、前記第１および第２
の中央処理装置と前記第１および第２の読出し専用メモ
リとを夫々接続する第１および第２のバスと、前記第１
および第２のバスのうち一方を前記読出し書込み自在な
メモリに接続する手段とを有することを特徴とする。
および第２の中央処理装置で動作するプログラムを夫々
格納する第１および第２の読出し専用メモリと、前記第
１および第２の中央処理装置各々との間のデータを格納
する読出し書込み自在なメモリと、前記第１および第２
の中央処理装置と前記第１および第２の読出し専用メモ
リとを夫々接続する第１および第２のバスと、前記第１
および第２のバスのうち一方を前記読出し書込み自在な
メモリに接続する手段とを有することを特徴とする。
【０００９】本発明による他のバス制御システムは、第
１および第２の中央処理装置で動作するプログラムを格
納する読出し専用メモリと、前記第１および第２の中央
処理装置各々との間のデータを格納する読出し書込み自
在なメモリと、前記第１および第２の中央処理装置に夫
々接続された第１および第２のバスと、前記第１および
第２のバスのうち一方を前記読出し専用メモリに接続す
る第１の接続手段と、前記第１および第２のバスのうち
一方を前記読出し書込み自在なメモリに接続する第２の
接続手段とを有することを特徴とする。
１および第２の中央処理装置で動作するプログラムを格
納する読出し専用メモリと、前記第１および第２の中央
処理装置各々との間のデータを格納する読出し書込み自
在なメモリと、前記第１および第２の中央処理装置に夫
々接続された第１および第２のバスと、前記第１および
第２のバスのうち一方を前記読出し専用メモリに接続す
る第１の接続手段と、前記第１および第２のバスのうち
一方を前記読出し書込み自在なメモリに接続する第２の
接続手段とを有することを特徴とする。
【００１０】本発明による別のバス制御システムは、第
１および第２の中央処理装置で動作するプログラムを格
納する読出し専用メモリと、前記読出し専用メモリから
読出されたプログラムを格納する第１の読出し書込み自
在なメモリと、前記第１および第２の中央処理装置各々
との間のデータを格納する第２の読出し書込み自在なメ
モリと、前記第１の中央処理装置と前記読出し専用メモ
リとを接続する第１のバスと、前記第２の中央処理装置
に接続された第２のバスと、前記第１および第２のバス
のうち一方を前記第１の読出し書込み自在なメモリに接
続する第１の接続手段と、前記第１および第２のバスの
うち一方を前記第２の読出し書込み自在なメモリに接続
する第２の接続手段とを有することを特徴とする。
１および第２の中央処理装置で動作するプログラムを格
納する読出し専用メモリと、前記読出し専用メモリから
読出されたプログラムを格納する第１の読出し書込み自
在なメモリと、前記第１および第２の中央処理装置各々
との間のデータを格納する第２の読出し書込み自在なメ
モリと、前記第１の中央処理装置と前記読出し専用メモ
リとを接続する第１のバスと、前記第２の中央処理装置
に接続された第２のバスと、前記第１および第２のバス
のうち一方を前記第１の読出し書込み自在なメモリに接
続する第１の接続手段と、前記第１および第２のバスの
うち一方を前記第２の読出し書込み自在なメモリに接続
する第２の接続手段とを有することを特徴とする。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ＣＰＵ１はバス７を介して
ＲＯＭ３に接続され、バス７およびセレクタ５を介して
ＲＡＭ６に接続される。また、ＣＰＵ２はバス８を介し
てＲＯＭ４に接続され、バス８およびセレクタ５を介し
てＲＡＭ６に接続される。
ック図である。図において、ＣＰＵ１はバス７を介して
ＲＯＭ３に接続され、バス７およびセレクタ５を介して
ＲＡＭ６に接続される。また、ＣＰＵ２はバス８を介し
てＲＯＭ４に接続され、バス８およびセレクタ５を介し
てＲＡＭ６に接続される。
【００１３】ここで、ＲＯＭ３，４には夫々ＣＰＵ１，
２で動作するプログラムが格納されているので、ＣＰＵ
１はバス７を介してＲＯＭ３から、ＣＰＵ２はバス８を
介してＲＯＭ４から夫々直接プログラムを読出すことが
できる。よって、従来のようにＣＰＵ１の制御でＲＯＭ
３のプログラムをＲＡＭ６に書込む必要がなくなるとと
もに、操作ミスなどによるプログラムの消去や変更を防
止することができる。また、ＣＰＵ１がＲＡＭ６にアク
セスしていても、ＣＰＵ２ではＲＡＭ６へのアクセスが
可能となるのを待つことなく、プログラムをＲＯＭ４か
ら読出すことができる。
２で動作するプログラムが格納されているので、ＣＰＵ
１はバス７を介してＲＯＭ３から、ＣＰＵ２はバス８を
介してＲＯＭ４から夫々直接プログラムを読出すことが
できる。よって、従来のようにＣＰＵ１の制御でＲＯＭ
３のプログラムをＲＡＭ６に書込む必要がなくなるとと
もに、操作ミスなどによるプログラムの消去や変更を防
止することができる。また、ＣＰＵ１がＲＡＭ６にアク
セスしていても、ＣＰＵ２ではＲＡＭ６へのアクセスが
可能となるのを待つことなく、プログラムをＲＯＭ４か
ら読出すことができる。
【００１４】一方、ＲＡＭ６はセレクタ５の切換え動作
によってバス７，８のうちどちらか一方に接続されるよ
うになっている。すなわち、セレクタ５でバス７側に切
換えることによってＣＰＵ１からＲＡＭ６へのアクセス
が可能となり、セレクタ５でバス８側に切換えることに
よってＣＰＵ２からＲＡＭ６へのアクセスが可能とな
る。これによって、ＣＰＵ１，２はＲＡＭ６に対してデ
ータの書込み読出しを行うことができる。
によってバス７，８のうちどちらか一方に接続されるよ
うになっている。すなわち、セレクタ５でバス７側に切
換えることによってＣＰＵ１からＲＡＭ６へのアクセス
が可能となり、セレクタ５でバス８側に切換えることに
よってＣＰＵ２からＲＡＭ６へのアクセスが可能とな
る。これによって、ＣＰＵ１，２はＲＡＭ６に対してデ
ータの書込み読出しを行うことができる。
【００１５】図２は本発明の他の実施例の構成を示すブ
ロック図である。図において、ＣＰＵ１はバス７および
セレクタ５を介してＲＡＭ６に接続され、バス７および
セレクタ９を介してＲＯＭ１０に接続される。また、Ｃ
ＰＵ２はバス８およびセレクタ５を介してＲＡＭ６に接
続され、バス８およびおよびセレクタ９を介してＲＯＭ
１０に接続される。
ロック図である。図において、ＣＰＵ１はバス７および
セレクタ５を介してＲＡＭ６に接続され、バス７および
セレクタ９を介してＲＯＭ１０に接続される。また、Ｃ
ＰＵ２はバス８およびセレクタ５を介してＲＡＭ６に接
続され、バス８およびおよびセレクタ９を介してＲＯＭ
１０に接続される。
【００１６】ＲＡＭ６はセレクタ５の切換え動作によっ
てバス７，８のうちどちらか一方に接続されるようにな
っている。すなわち、セレクタ５でバス７側に切換える
ことによってＣＰＵ１からＲＡＭ６へのアクセスが可能
となり、セレクタ５でバス８側に切換えることによって
ＣＰＵ２からＲＡＭ６へのアクセスが可能となる。これ
によって、ＣＰＵ１，２はＲＡＭ６に対してデータの書
込み読出しを行うことができる。
てバス７，８のうちどちらか一方に接続されるようにな
っている。すなわち、セレクタ５でバス７側に切換える
ことによってＣＰＵ１からＲＡＭ６へのアクセスが可能
となり、セレクタ５でバス８側に切換えることによって
ＣＰＵ２からＲＡＭ６へのアクセスが可能となる。これ
によって、ＣＰＵ１，２はＲＡＭ６に対してデータの書
込み読出しを行うことができる。
【００１７】ＲＯＭ１０はＣＰＵ１，２で動作するプロ
グラムを格納し、セレクタ９の切換え動作によってバス
７，８のうちどちらか一方に接続されるようになってい
る。すなわち、セレクタ９でバス７側に切換えることに
よってＣＰＵ１からＲＯＭ１０へのアクセスが可能とな
り、セレクタ９でバス８側に切換えることによってＣＰ
Ｕ２からＲＯＭ１０へのアクセスが可能となる。これに
よって、ＣＰＵ１，２はＲＯＭ１０からプログラムを読
出すことができる。
グラムを格納し、セレクタ９の切換え動作によってバス
７，８のうちどちらか一方に接続されるようになってい
る。すなわち、セレクタ９でバス７側に切換えることに
よってＣＰＵ１からＲＯＭ１０へのアクセスが可能とな
り、セレクタ９でバス８側に切換えることによってＣＰ
Ｕ２からＲＯＭ１０へのアクセスが可能となる。これに
よって、ＣＰＵ１，２はＲＯＭ１０からプログラムを読
出すことができる。
【００１８】したがって、従来のようにＣＰＵ１の制御
でＲＯＭ３のプログラムをＲＡＭ６に書込む必要がなく
なるとともに、操作ミスなどによるプログラムの消去や
変更を防止することができる。また、ＣＰＵ１がＲＡＭ
６にアクセスしていても、ＣＰＵ２ではＲＡＭ６へのア
クセスが可能となるのを待つことなく、プログラムをバ
ス８およびおよびセレクタ９を介してＲＯＭ１０から読
出すことができる。
でＲＯＭ３のプログラムをＲＡＭ６に書込む必要がなく
なるとともに、操作ミスなどによるプログラムの消去や
変更を防止することができる。また、ＣＰＵ１がＲＡＭ
６にアクセスしていても、ＣＰＵ２ではＲＡＭ６へのア
クセスが可能となるのを待つことなく、プログラムをバ
ス８およびおよびセレクタ９を介してＲＯＭ１０から読
出すことができる。
【００１９】図３は本発明の別の実施例の構成を示すブ
ロック図である。図において、ＣＰＵ１はバス７を介し
てＲＯＭ３に接続され、バス７およびセレクタ５，１１
を介してＲＡＭ６，１２に接続される。また、ＣＰＵ２
はバス８およびセレクタ５，１１を介してＲＡＭ６，１
２に接続される。ここで、ＲＯＭ３はＣＰＵ１，２で動
作するプログラムを格納し、ＲＡＭ６はＣＰＵ１，２は
対してデータの書込み読出しが可能であり、ＲＡＭ１２
はＲＯＭ３からロードされたプログラムを格納する。よ
って、ＣＰＵ１はバス７を介してＲＯＭ３から直接プロ
グラムを読出すことができ、ＣＰＵ２はバス８およびセ
レクタ１１を介してＲＡＭ１２からプログラムを読出す
ことができる。
ロック図である。図において、ＣＰＵ１はバス７を介し
てＲＯＭ３に接続され、バス７およびセレクタ５，１１
を介してＲＡＭ６，１２に接続される。また、ＣＰＵ２
はバス８およびセレクタ５，１１を介してＲＡＭ６，１
２に接続される。ここで、ＲＯＭ３はＣＰＵ１，２で動
作するプログラムを格納し、ＲＡＭ６はＣＰＵ１，２は
対してデータの書込み読出しが可能であり、ＲＡＭ１２
はＲＯＭ３からロードされたプログラムを格納する。よ
って、ＣＰＵ１はバス７を介してＲＯＭ３から直接プロ
グラムを読出すことができ、ＣＰＵ２はバス８およびセ
レクタ１１を介してＲＡＭ１２からプログラムを読出す
ことができる。
【００２０】ＣＰＵ２がＲＡＭ１２からプログラムを読
出す場合、まずセレクタ１１をバス７側に切換えること
によって、ＣＰＵ１はバス７を介してＲＯＭ３から直接
読出したプログラムをＲＡＭ１２に書込む。その後、セ
レクタ１１をバス８側に切換えることによって、ＣＰＵ
２によるＲＡＭ１２からのプログラムの読出しが可能と
なる。これによって、ＣＰＵ１がＲＡＭ６にアクセスし
ていても、ＣＰＵ２はＲＡＭ６へのアクセスが可能とな
るのを待つことなく、プログラムをＲＡＭ１２から読出
すことができる。
出す場合、まずセレクタ１１をバス７側に切換えること
によって、ＣＰＵ１はバス７を介してＲＯＭ３から直接
読出したプログラムをＲＡＭ１２に書込む。その後、セ
レクタ１１をバス８側に切換えることによって、ＣＰＵ
２によるＲＡＭ１２からのプログラムの読出しが可能と
なる。これによって、ＣＰＵ１がＲＡＭ６にアクセスし
ていても、ＣＰＵ２はＲＡＭ６へのアクセスが可能とな
るのを待つことなく、プログラムをＲＡＭ１２から読出
すことができる。
【００２１】一方、ＲＡＭ６はセレクタ５の切換え動作
によってバス７，８のうちどちらか一方に接続されるよ
うになっている。すなわち、セレクタ５でバス７側に切
換えることによってＣＰＵ１からＲＡＭ６へのアクセス
が可能となり、セレクタ５でバス８側に切換えることに
よってＣＰＵ２からＲＡＭ６へのアクセスが可能とな
る。これによって、ＣＰＵ１，２はＲＡＭ６に対してデ
ータの書込み読出しを行うことができる。
によってバス７，８のうちどちらか一方に接続されるよ
うになっている。すなわち、セレクタ５でバス７側に切
換えることによってＣＰＵ１からＲＡＭ６へのアクセス
が可能となり、セレクタ５でバス８側に切換えることに
よってＣＰＵ２からＲＡＭ６へのアクセスが可能とな
る。これによって、ＣＰＵ１，２はＲＡＭ６に対してデ
ータの書込み読出しを行うことができる。
【００２２】このように、ＣＰＵ１，２に夫々バス７，
８を介してＲＯＭ３，４を接続し、ＣＰＵ１，２に夫々
バス７，８およびセレクタ５を介してＲＡＭ６を接続す
るようにすることによって、ＣＰＵ１がＲＡＭ６にアク
セスしていても、ＣＰＵ２はＲＡＭ６へのアクセスが可
能となるのを待つことなく、プログラムをＲＯＭ４から
読出すことができる。よって、従来のようにＣＰＵ１の
制御でＲＯＭ３のプログラムをＲＡＭ６に書込む必要が
なくなるとともに、操作ミスなどによるプログラムの消
去や変更を防止することができる。
８を介してＲＯＭ３，４を接続し、ＣＰＵ１，２に夫々
バス７，８およびセレクタ５を介してＲＡＭ６を接続す
るようにすることによって、ＣＰＵ１がＲＡＭ６にアク
セスしていても、ＣＰＵ２はＲＡＭ６へのアクセスが可
能となるのを待つことなく、プログラムをＲＯＭ４から
読出すことができる。よって、従来のようにＣＰＵ１の
制御でＲＯＭ３のプログラムをＲＡＭ６に書込む必要が
なくなるとともに、操作ミスなどによるプログラムの消
去や変更を防止することができる。
【００２３】また、ＣＰＵ１，２に夫々バス７，８およ
びセレクタ５を介してＲＡＭ６を接続し、ＣＰＵ１，２
に夫々バス７，８およびセレクタ９を介してＲＯＭ１０
を接続するようにすることによって、ＣＰＵ１がＲＡＭ
６にアクセスしていても、ＣＰＵ２はＲＡＭ６へのアク
セスが可能となるのを待つことなく、プログラムをＲＯ
Ｍ１０から読出すことができる。よって、従来のように
ＣＰＵ１の制御でＲＯＭ３のプログラムをＲＡＭ６に書
込む必要がなくなるとともに、操作ミスなどによるプロ
グラムの消去や変更を防止することができる。
びセレクタ５を介してＲＡＭ６を接続し、ＣＰＵ１，２
に夫々バス７，８およびセレクタ９を介してＲＯＭ１０
を接続するようにすることによって、ＣＰＵ１がＲＡＭ
６にアクセスしていても、ＣＰＵ２はＲＡＭ６へのアク
セスが可能となるのを待つことなく、プログラムをＲＯ
Ｍ１０から読出すことができる。よって、従来のように
ＣＰＵ１の制御でＲＯＭ３のプログラムをＲＡＭ６に書
込む必要がなくなるとともに、操作ミスなどによるプロ
グラムの消去や変更を防止することができる。
【００２４】さらに、ＣＰＵ１にバス７を介してＲＯＭ
３を接続するとともに、ＣＰＵ１，２に夫々バス７，８
およびセレクタ５を介してＲＡＭ６を接続し、ＣＰＵ
１，２に夫々バス７，８およびセレクタ１１を介してＲ
ＡＭ１２を接続するようにすることによって、ＣＰＵ１
がＲＡＭ６にアクセスしていても、ＣＰＵ２はＲＡＭ６
へのアクセスが可能となるのを待つことなく、プログラ
ムをＲＡＭ１２から読出すことができる。
３を接続するとともに、ＣＰＵ１，２に夫々バス７，８
およびセレクタ５を介してＲＡＭ６を接続し、ＣＰＵ
１，２に夫々バス７，８およびセレクタ１１を介してＲ
ＡＭ１２を接続するようにすることによって、ＣＰＵ１
がＲＡＭ６にアクセスしていても、ＣＰＵ２はＲＡＭ６
へのアクセスが可能となるのを待つことなく、プログラ
ムをＲＡＭ１２から読出すことができる。
【００２５】
【発明の効果】以上説明したように本発明のバス制御シ
ステムによれば、第１および第２のＣＰＵが接続される
第１および第２のバスを介して、各々プログラムを格納
する第１および第２のＲＯＭを夫々第１および第２のＣ
ＰＵに接続し、第１および第２のバスのうち一方をＲＡ
Ｍに接続するよう切換え動作を行うことによって、一方
のＣＰＵによるＲＡＭへのアクセス時に他方のＣＰＵを
待たせることなくプログラムの読出し動作を行わせるこ
とができるとともに、一方のＣＰＵの制御によるＲＡＭ
へのプログラムの書込み処理を削減することができると
いう効果がある。
ステムによれば、第１および第２のＣＰＵが接続される
第１および第２のバスを介して、各々プログラムを格納
する第１および第２のＲＯＭを夫々第１および第２のＣ
ＰＵに接続し、第１および第２のバスのうち一方をＲＡ
Ｍに接続するよう切換え動作を行うことによって、一方
のＣＰＵによるＲＡＭへのアクセス時に他方のＣＰＵを
待たせることなくプログラムの読出し動作を行わせるこ
とができるとともに、一方のＣＰＵの制御によるＲＡＭ
へのプログラムの書込み処理を削減することができると
いう効果がある。
【００２６】また、本発明の他のバス制御システムによ
れば、第１および第２のＣＰＵが接続される第１および
第２のバスのうち一方をプログラムを格納するＲＯＭに
接続するよう切換え動作を行うとともに、第１および第
２のバスのうち一方をＲＡＭに接続するよう切換え動作
を行うことによって、一方のＣＰＵがＲＡＭにアクセス
していても、他方のＣＰＵを待たせることなくプログラ
ムの読出し動作を行わせることができるとともに、一方
のＣＰＵの制御によるＲＡＭへのプログラムの書込み処
理を削減することができるという効果がある。
れば、第１および第２のＣＰＵが接続される第１および
第２のバスのうち一方をプログラムを格納するＲＯＭに
接続するよう切換え動作を行うとともに、第１および第
２のバスのうち一方をＲＡＭに接続するよう切換え動作
を行うことによって、一方のＣＰＵがＲＡＭにアクセス
していても、他方のＣＰＵを待たせることなくプログラ
ムの読出し動作を行わせることができるとともに、一方
のＣＰＵの制御によるＲＡＭへのプログラムの書込み処
理を削減することができるという効果がある。
【００２７】さらに、本発明の別のバス制御システムに
よれば、第１のＣＰＵが接続される第１のバスをプログ
ラムを格納するＲＯＭに接続するとともに、第１のバス
および第２のＣＰＵが接続される第２のバスのうち一方
をプログラムを格納する第１のＲＡＭに接続するよう切
換え動作を行い、第１および第２のバスのうち一方を第
２のＲＡＭに接続するよう切換え動作を行うことによっ
て、一方のＣＰＵがＲＡＭにアクセスしていても、他方
のＣＰＵを待たせることなくプログラムの読出し動作を
行わせることができるという効果がある。
よれば、第１のＣＰＵが接続される第１のバスをプログ
ラムを格納するＲＯＭに接続するとともに、第１のバス
および第２のＣＰＵが接続される第２のバスのうち一方
をプログラムを格納する第１のＲＡＭに接続するよう切
換え動作を行い、第１および第２のバスのうち一方を第
２のＲＡＭに接続するよう切換え動作を行うことによっ
て、一方のＣＰＵがＲＡＭにアクセスしていても、他方
のＣＰＵを待たせることなくプログラムの読出し動作を
行わせることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図３】本発明の別の実施例の構成を示すブロック図で
ある。
ある。
【図４】従来例の構成を示すブロック図である。
１，２ ＣＰＵ ３，４ ＲＯＭ ５，９，１１ セレクタ ６，１０，１２ ＲＡＭ ７，８ バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 漆間 克也 新潟県柏崎市大字安田7546番地 新潟日本 電気株式会社内
Claims (3)
- 【請求項１】 第１および第２の中央処理装置で動作す
るプログラムを夫々格納する第１および第２の読出し専
用メモリと、前記第１および第２の中央処理装置各々と
の間のデータを格納する読出し書込み自在なメモリと、
前記第１および第２の中央処理装置と前記第１および第
２の読出し専用メモリとを夫々接続する第１および第２
のバスと、前記第１および第２のバスのうち一方を前記
読出し書込み自在なメモリに接続する手段とを有するこ
とを特徴とするバス制御システム。 - 【請求項２】 第１および第２の中央処理装置で動作す
るプログラムを格納する読出し専用メモリと、前記第１
および第２の中央処理装置各々との間のデータを格納す
る読出し書込み自在なメモリと、前記第１および第２の
中央処理装置に夫々接続された第１および第２のバス
と、前記第１および第２のバスのうち一方を前記読出し
専用メモリに接続する第１の接続手段と、前記第１およ
び第２のバスのうち一方を前記読出し書込み自在なメモ
リに接続する第２の接続手段とを有することを特徴とす
るバス制御システム。 - 【請求項３】 第１および第２の中央処理装置で動作す
るプログラムを格納する読出し専用メモリと、前記読出
し専用メモリから読出されたプログラムを格納する第１
の読出し書込み自在なメモリと、前記第１および第２の
中央処理装置各々との間のデータを格納する第２の読出
し書込み自在なメモリと、前記第１の中央処理装置と前
記読出し専用メモリとを接続する第１のバスと、前記第
２の中央処理装置に接続された第２のバスと、前記第１
および第２のバスのうち一方を前記第１の読出し書込み
自在なメモリに接続する第１の接続手段と、前記第１お
よび第２のバスのうち一方を前記第２の読出し書込み自
在なメモリに接続する第２の接続手段とを有することを
特徴とするバス制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222099A JPH0546537A (ja) | 1991-08-07 | 1991-08-07 | バス制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222099A JPH0546537A (ja) | 1991-08-07 | 1991-08-07 | バス制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546537A true JPH0546537A (ja) | 1993-02-26 |
Family
ID=16777124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3222099A Pending JPH0546537A (ja) | 1991-08-07 | 1991-08-07 | バス制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546537A (ja) |
-
1991
- 1991-08-07 JP JP3222099A patent/JPH0546537A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051020 |