JPH0352088B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明はデータ処理システムのためのデータ蓄
積装置に関する。

通常、データ処理システムはデータ処理装置と
データ蓄積装置を含み、ある特定のクロツク速度
で動作するように設計されている。蓄積装置のタ
イミングはクロツク速度に較べると遅いのが普通
であり、蓄積装置の１つのアクセスサイクルに４
乃至５クロツクを必要とするのが典型的である。
処理装置がより高速のクロツク速度で動作するよ
うに設計し直されると、蓄積装置も高速で動作す
るよう再設計が必要が生じる。しかし、蓄積装置
が大規模集積回路（LSI）技術で実現されている
場合には、再設計には大きな経費を必要とする。

本発明の一つの目的は、再設計することなく、
異つたクロツク速度のシステムで使用できるデー
タ蓄積装置を提供することにある。

発明の要旨 本発明に従えば、複数個の内部タイミング信号
を発生するためのタイミング制御回路が、 (a) 個々にアドレス可能な複数個の位置を持つ書
込み可能な制御メモリと、 (b) 一連のクロツク信号の各々に応動して一定の
順序で位置を読み出し、クロツクの各々の時間
中に制御メモリからの出力によつてタイミング
信号を決定するアドレス回路とを含んでいるデ
ータ蓄積装置が提供されている。

よつて、データ蓄積装置のタイミングは単に制
御メモリの内容を変えるだけで、異つたクロツク
速度に適合するよう変えることができる。

本発明の一つの形成においては、制御メモリの
ビツト蓄積位置の一部のみがビツト蓄積回路によ
つて物理的に実装され、残りのビツト蓄積位置は
未実装のままである。これは後述するように、多
くのビツト位置が実際には使われないためであ
る。この方法により、制御メモリに必要なハード
ウエアの量が相当節約される。

場合によつては、タイミング信号をクロツク信
号１周期よりも、より正確にセツトする必要のあ
ることが生じる。タイミングの精度は、例えば制
御メモリ内の位置の数をｎ倍し、位置をクロツク
速度のｎ倍で走査すれば、ｎ倍に上げることがで
きる。しかし、このためには非常に大きなメモリ
を必要とする。

本発明に従つた良好な実施例では、タイミング
制御回路が、各クロツク信号時間を複数の時間に
分割して複数個の分割クロツク信号を発生するた
めのクロツク分割回路と、分割クロツク信号の１
つを選択するための選択回路と、選択された分割
クロツク信号を制御メモリの出力と結合してタイ
ミング信号の１つを作るゲート回路とを含んでい
る。これにより、問題となるタイミング信号はク
ロツク時間の整数分の１の精度に調整することが
でき、制御メモリのサイズを増加させることもな
い。

以下に、本発明に従つた一つのデータ蓄積装置
について、添付図面を参照して詳細に説明する。

実施例の説明 第１図において、データ蓄積装置は、256Kの
位置を持つランダムアクセス・データメモリ１０
を含んでいる。該位置の各々は32個のデータビツ
トと、データのチエツクおよび訂正用の７個のハ
ミングコードビツトとを含んでいる。

メモリ１０は、９ビツト幅のアドレス線１１か
ら、２回にわたつて受信される18ビツトアドレス
によつてアドレスされる。このうちの最初の９ビ
ツト部は行アドレスと呼び、タイミング信号
RAS（行アドレスストローブ）によつてレジスタ
１２に入れられる。２番目の部分は列アドレスと
呼び、タイミング信号CAS（列アドレスストロー
ブ）によつてレジスタ１３に入れられる。

メモリ１０に書き込むべき入力データはデータ
入力線１４から受信され、タイミング信号LDIR
（データ入力レジスタ置数）によつてレジスタ１
５に入れられる。入力データはハミングコード発
生器１６にも印加され、このデータに対応する７
ビツトのハミングコードが作られる。このコード
はタイミング信号LHR（ハミングレジスタ置数）
によつてレジスタ１７に入れられる。

レジスタ１５，１７の内容は、次にタイミング
信号WE（書込み付勢）によつてメモリ１０のア
ドレスされた位置に書き込むことができる。

メモリ１０の現在アドレスされている位置から
のデータは、タイミング信号LDOR（データ出力
レジスタ置数）によつてレジスタ１８に読み出す
ことができる。出力データはメモリ１０からのハ
ミングコードとともに、ハミングチエツク回路１
９にも印加され、データがハミングコードに矛盾
しないかチエツクされる。誤りが検出されると、
回路１９はどのビツトに誤りがあるかを指示し、
出力信号を一群の反転回路２０に印加して誤つた
ビツトを反転（すなわち訂正）させる。

ハミングコード発生回路およびチエツク回路は
当業者には公知であり、ここでは詳しくは説明し
ない。

データ蓄積装置が正しく動作するためには、タ
イミング信号RAS，CAS，WE，LDIR，LHRお
よびLDORは、データ蓄積装置の動作サイクル中
において、十分注意した時刻において発生せねば
ならない。たとえば、読出し動作においては、信
号RASおよびCASが最初に作られて、アドレス
をレジスタ１２，１３に入れねばならない。次
に、必要なデータをレジスタ１８に入れるための
LDOR信号を発生する前に、メモリのアドレス論
理回路が動作できる十分な時間を取らねばならな
い。

これらのタイミング信号は第２図に示したタイ
ミング制御回路で作られる。第２図でタイミング
制御回路は制御メモリ２１を含んでおり、このメ
モリは個々にアドレス可能な14個の行を持ち、各
行は６ビツトのパタンを含んでいる。最初の４行
は第１のカウンタ２２からの２ビツトアドレス
CTAによつてアドレスされる。他の10行は、第
２のカウンタ２３からの４ビツトアドレスCTB
によつてアドレスされる。これらのカウンタは、
ともにシステムクロツク信号CLKをクロツクと
して受信する。

動作中、第１のカウンタ２２には、蓄積装置の
各動作サイクルの開始時にトリガが印加される。
その後、０から３まで計数し、この間、４つの相
い続くクロツクに応じて制御メモリ２１の最初の
４行を走査する。カウンタ２２がその最大計数値
に達すると停止し、第２のカウンタ２３にトリガ
を印加する。このカウンタは次いで０から９まで
計数し、この間、制御メモリの残りの行を走査す
る。

メモリ２１をアドレスするのに２つのカウンタ
２２，２３を用いる理由は、第２のカウンタ２３
の計数を終了する前に、第１のカウンタ２２を再
開させることを可能とするためである。これによ
つて、新しい動作サイクルを前のサイクルと重複
させることができる。

制御メモリからの６つのデータ出力は、６つの
アンドゲート２４−２９に印加され、これらのゲ
ートの出力が６つのタイミング信号LDOR，
LHR，LDIR，WE，，ASおよびRASとなる。ゲ
ート２４−２９は図示したように機能制御信号
READおよびWRITEによつても制御される。

一例として、タイミング信号LDORは、READ
信号が真で、同時に制御メモリ２１の第１の列か
らの出力も真であるときに発生する。従つて信号
LDORが発生すべきクロツクの時点に対応させ
て、メモリ２１の第１の列の適切な位置に２進
“１”を入れておけばよい。たとえば、LDORが
動作サイクルの開始後、７クロツク後に発生させ
るべきであれば、“１”を第１列の第７行に入れ、
この列の他のビツトはすべて０にしておけばよ
い。

信号LDORは、特定のクロツクパルスの開始と
同時に生じることに注意すべきである。LHRお
よびLDIRについても同様である。しかし、信号
WE，CASおよびRASにおいては、これらの信号
のタイミングをクロツク幅の1/4の精度で設定す
ることが可能である。これを行うと、蓄積装置の
動作速度を上げることができる。なぜなら、これ
を行わないと、WE，CASおよびRASのタイミン
グを最も近いクロツクに合わせねばならないため
である。このような正確なタイミングのとり方を
以下で説明する。

クロツク信号CLKが４段シフトレジスタ３０
に印加され、このシフトレジスタは、クロツク
CLKの４倍の周波数を持つ発振幅３１によつて
駆動される。このシフトレジスタの４段出力は、
４つの別のクロツクＣ０−Ｃ３となる。これらの
クロツクは各クロツクCLKを1/4ずつに分割する
働きをする。

信号Ｃ０−Ｃ３は、３つの４線選択回路３２，
３３，３４の入力に印加される。この回路は４つ
のアンドゲートの出力をオアゲートで結合したも
のである。この選択回路の各々は、４ビツトレジ
スタ３５，３６，３７の内容によつて制御され、
４つのクロツク信号Ｃ０−Ｃ３のどれをこの回路
で選択するかを決定する。たとえば、レジスタ３
５がパタン0100を含んでいると、回路３２はクロ
ツク信号Ｃ１を選択する。

選択回路３５−３７の出力はそれぞれアンドゲ
ート２７，２８，２９の入力に印加され、信号
WE，CASおよびRASのタイミングが、最も近い
１／４クロツク幅になるように制御する。

以上の蓄積装置は、種々の異なつたクロツク
（CLK）速度をもつたシステムで使用可能であ
る。クロツク速度が変えられると、蓄積装置内の
動作の各々に必要なクロツクの数を変えて、この
ような動作に許される時間を実質的に一定値にし
なければならない。この変更は、制御メモリ２１
およびレジスタ３５−３７の内容を適切な方法で
変えるだけでよい。たとえば、クロツク速度を増
加させたときには、制御メモリ２１の内容は、各
“１”ビツトを１行またはそれ以上、上に移せば
よい。

制御メモリ２１は、論理的にはビツト位置の二
次元配列になつているが、実際には、すべてのビ
ツト位置をビツト蓄積回路によつて実現する必要
はない。たとえば、信号RASおよびCASは動作
サイクルの開始時に近いところで発生するため、
メモリ２１でこれらの信号の発生に関連する最後
の２列は、サイクルの終了に近いところではビツ
ト蓄積回路を設ける必要はない。

第２図に示した本発明の特定の実施例では、物
理的に実装しなかつたメモリのビツト位置は、斜
線で示されている。従つて、斜線のないところの
みに実際のビツト蓄積回路がある。斜線のある
（すなわち実装されていない）ビツト位置からの
出力は、常にゼロである。メモリ２１は、完全な
配列を実現するときに較べると、半分以下のビツ
ト蓄積回路しか必要としていない。

【図面の簡単な説明】

第１図は、蓄積装置全体のブロツク図であり、
第２図は、該蓄積装置のタイミング制御回路の回
路図である。 〔主要部分の説明〕、制御メモリ……第２図の
メモリ２１、アドレス回路……第２図のカウンタ
２２，２３、ゲート回路……第２図のゲート２４
−２９、クロツク分割回路……第２図のレジスタ
３５−３７およびシフトレジスタ３０、選択回路
……第２図の選択回路３２−３４。

Claims (1)

1. 【特許請求の範囲】 １ 複数の内部タイミング信号を発生するタイミ
   ング制御回路を有するデータ蓄積装置において、
   前記タイミング制御回路が、 (a) 個々にアドレス可能な複数の位置を有する書
   込み可能な制御メモリ、 (b) クロツク信号の連続する区分の間に、一定の
   シーケンスで前記位置を読み出すアドレス回
   路、 (c) 各クロツク周期を複数のサブ周期に細分割す
   る複数のサブクロツク信号を発生するクロツク
   細分割回路、 (d) 前記サブクロツク信号を選択する選択回路、
   及び (e) 前記選択されたサブクロツク信号を前記制御
   メモリの出力と結合させて前記タイミング信号
   を発生するゲート回路、を具備することを特徴
   とするデータ蓄積装置。 ２ 前記データ蓄積装置が単一の大規模集積回路
   （LSI）チツプから構成されることを特徴とする
   請求項１記載のデータ蓄積装置。 ３ 前記位置の各々が各タイミング信号に対する
   １ビツトを含み、前記ビツトの各々の状態が対応
   する前記タイミング信号の存在又は不存在を示す
   ことを特徴とする請求項１記載のデータ蓄積装
   置。 ４ 前記制御メモリ中の一つのサブセツトのビツ
   ト蓄積位置のみをビツト蓄積回路によつて物理的
   に実装し、残りのビツト蓄積位置は未実装のまま
   としておくことを特徴とする請求項３記載のデー
   タ蓄積装置。 ５ 前記タイミング制御回路が、前記制御メモリ
   の出力を機能制御信号と結合させて前記タイミン
   グ信号を発生するゲート回路を含むことを特徴と
   する請求項１乃至４記載のデータ蓄積装置。 ６ 前記クロツク細分割回路が、クロツク速度の
   倍数の速度で動作する発信器からのシフトパルス
   を受信するよう接続されたシフトレジスタを含む
   ことを特徴とする請求項５記載のデータ蓄積装
   置。 ７ 前記アドレス回路が、前記制御メモリの一つ
   のサブセツトの前記位置をアドレスするように配
   された第１のカウンタと、前記制御メモリの残り
   の前記位置をアドレスするように配された第２の
   カウンタとを含むことを特徴とする請求項１乃至
   ６記載のデータ蓄積装置。